F-Tile体系结构和PMA和FEC Direct PHY IP用户指南

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ID 683872
日期 1/24/2024
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1. F-Tile概述 2. F-Tile架构 3. 实现F-Tile PMA/FEC Direct PHY Intel® FPGA IP 4. 实现F-Tile Reference and System PLL Clocks Intel® FPGA IP 5. F-Tile PMA/FEC Direct PHY设计实现 6. 受支持的工具 7. 调试F-Tile收发器链路 8. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南归档 9. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南的文档修订历史 A. 附录
2. F-Tile架构 x
2.1. F-Tile构建模块 2.2. F-Tile布局规则 2.3. PMA架构 2.4. 时钟架构
2.1. F-Tile构建模块 x
2.1.1. FHT和FGT PMA 2.1.2. 400G硬核IP和200G硬核IP 2.1.3. PMA数据速率 2.1.4. FEC架构 2.1.5. PCIe* 硬核IP 2.1.6. 绑定架构(Bonding Architecture) 2.1.7. 去偏斜逻辑(Deskew Logic) 2.1.8. 嵌入式多晶片互连桥接(EMIB) 2.1.9. 用于Ethernet的IEEE 1588精确时间协议 2.1.10. 时钟网络 2.1.11. 重配置接口
2.2. F-Tile布局规则 x
2.2.1. PMA到分段映射(PMA-to-Fracture Mapping) 2.2.2. 确定哪个PMA映射到哪个分段(Fracture) 2.2.3. 硬核IP布局规则 2.2.4. IEEE 1588精确时间协议布局规则 2.2.5. 拓扑(Topologies) 2.2.6. FEC布局规则 2.2.7. 时钟规则和限制 2.2.8. 绑定布局规则 2.2.9. 保留未使用的PMA通道
2.2.1. PMA到分段映射(PMA-to-Fracture Mapping) x
2.2.1.1. FHT-PMA-to-400G-Hard-IP-Fracture映射 2.2.1.2. FGT-PMA-to-400G-Hard-IP-Fracture映射 2.2.1.3. FGT-PMA-to-200G-Hard-IP-Fracture映射
2.2.2. 确定哪个PMA映射到哪个分段(Fracture) x
2.2.2.1. 实现一个包含400G硬核IP和FHT的200GbE-4接口 2.2.2.2. 实现一个包含400G硬核IP和FHT的200GbE-2接口 2.2.2.3. 实现一个包含400G硬核IP和FHT的100GbE-1接口 2.2.2.4. 实现一个包含400G硬核IP和FGT的100GbE-4接口 2.2.2.5. 实现一个包含200G硬核IP和FGT的10GbE-1接口 2.2.2.6. 实现三个包含400G硬核IP和FHT的25GbE-1接口 2.2.2.7. 实现包含400G硬核IP和FHT的一个50GbE-1和两个25GbE-1接口 2.2.2.8. 实现包含400G硬核IP和FHT的一个100GbE-1和两个25GbE-1接口 2.2.2.9. 实现包含400G硬核IP和FHT的两个100GbE-1和一个25GbE-1接口 2.2.2.10. 实现包含400G硬核IP和FHT的100GbE-1、100GbE-2和50GbE-1接口
2.2.5. 拓扑(Topologies) x
2.2.5.1. Topology 5: 400G Hard IP (FHT) + 200G Hard IP (FGT) 示例 2.2.5.2. Topology 6a：混合收发器模式的400G Hard IP示例 2.2.5.3. Topology 14: 1x PCIe x4 + 400G Hard IP (FGT) with PTP 示例
2.2.8. 绑定布局规则 x
2.2.8.1. 绑定通道用例1 2.2.8.2. 绑定通道用例2
2.3. PMA架构 x
2.3.1. FHT PMA架构 2.3.2. FGT PMA架构
2.3.1. FHT PMA架构 x
2.3.1.1. FHT发送器PMA架构 2.3.1.2. FHT接收器PMA架构 2.3.1.3. FHT PMA环回模式
2.3.1.1. FHT发送器PMA架构 x
2.3.1.1.1. FHT发送器缓冲器和相位发生器 2.3.1.1.2. FHT串化器 2.3.1.1.3. FHT格雷编码器和预编码器 2.3.1.1.4. FHT数据码型生成器和验证器
2.3.1.2. FHT接收器PMA架构 x
2.3.1.2.1. FHT接收器缓冲器和均衡器 2.3.1.2.2. CDR模块 2.3.1.2.3. FHT解串器
2.3.2. FGT PMA架构 x
2.3.2.1. FGT发送器PMA架构 2.3.2.2. FGT接收器PMA架构 2.3.2.3. FGT PMA调节 2.3.2.4. FGT PMA环回模式
2.3.2.1. FGT发送器PMA架构 x
2.3.2.1.1. FGT发送器缓冲器和相位发生器 2.3.2.1.2. FGT串化器 2.3.2.1.3. FGT格雷编码器和预编码器 2.3.2.1.4. FGT数据码型生成器和验证器
2.3.2.2. FGT接收器PMA架构 x
2.3.2.2.1. FGT接收器缓冲器和均衡器 2.3.2.2.2. 控制单元 2.3.2.2.3. FGT解串器
2.4. 时钟架构 x
2.4.1. 参考时钟网络 2.4.2. 数据路径时钟网络 2.4.3. 系统PLL 2.4.4. 数据路径时钟节奏(Datapath Clock Cadences)
2.4.1. 参考时钟网络 x
2.4.1.1. FHT参考时钟网络 2.4.1.2. FGT和系统PLL参考时钟网络 2.4.1.3. FGT主PLL配置
2.4.1.2. FGT和系统PLL参考时钟网络 x
2.4.1.2.1. FGT参考时钟接收器模拟前端
3. 实现F-Tile PMA/FEC Direct PHY Intel® FPGA IP x
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP概述 3.2. 使用F-Tile PMA/FEC Direct PHY Intel® FPGA IP进行设计 3.3. 配置IP 3.4. 信号和端口参考 3.5. PMA和FEC模式PHY TX和RX数据路径的比特映射 3.6. 时钟 3.7. 自定义节奏生成端口和逻辑(Custom Cadence Generation Ports and Logic) 3.8. 置位复位(Asserting Reset) 3.9. 绑定实现(Bonding Implementation) 3.10. 独立端口配置 3.11. 配置寄存器 3.12. 可配置的Intel Quartus Prime软件设置 3.13. 配置F-Tile PMA/FEC Direct PHY Intel® FPGA IP用于硬件测试 3.14. 使用 Avalon® 存储器映射接口的硬件配置
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP概述 x
3.1.1. PMA Direct支持的模式 3.1.2. FEC Direct支持的模式 3.1.3. 不支持的PMA/FEC模式
3.2. 使用F-Tile PMA/FEC Direct PHY Intel® FPGA IP进行设计 x
3.2.1. 预置IP参数设置
3.3. 配置IP x
3.3.1. 常规和通用数据路径(General and Common Datapath)选项 3.3.2. TX数据路径选项 3.3.3. RX数据路径选项 3.3.4. RS-FEC (Reed Solomon Forward Error Correction)选项 3.3.5. Avalon® 存储器映射接口选项 3.3.6. 寄存器映射IP-XACT支持 3.3.7. 示例设计生成 3.3.8. 模拟参数选项
3.3.1. 常规和通用数据路径(General and Common Datapath)选项 x
3.3.1.1. SATA模式的FGT PMA配置规则
3.3.2. TX数据路径选项 x
3.3.2.1. TX PMA接口参数
3.3.3. RX数据路径选项 x
3.3.3.1. RX FGT PMA接口选项
3.4. 信号和端口参考 x
3.4.1. TX和RX并行和串行接口信号 3.4.2. TX和RX参考时钟和时钟输出接口信号 3.4.3. 复位信号 3.4.4. RS-FEC信号 3.4.5. 自定义节奏控制和状态信号 3.4.6. TX PMA控制信号 3.4.7. RX PMA状态信号 3.4.8. TX和RX PMA和内核接口FIFO信号 3.4.9. PMA Avalon® 存储器映射接口信号 3.4.10. PMA Avalon® 存储器映射接口信号
3.4.10. PMA Avalon® 存储器映射接口信号 x
3.4.10.1. 数据路径存储器映射的 Avalon® 接口数量和每个接口的附加地址比特
3.5. PMA和FEC模式PHY TX和RX数据路径的比特映射 x
3.5.1. 并行数据映射信息 3.5.2. 不同配置的TX和RX并行数据映射信息 3.5.3. PMA Width = 8, 10, 16, 20, 32 (X=1)的TX并行数据的示例 3.5.4. PMA Width = 64 (X=2)的TX并行数据的示例 3.5.5. FEC Direct模式的PMA Width = 64 (X=2)的TX并行数据的示例
3.5.2. 不同配置的TX和RX并行数据映射信息 x
3.5.2.1. 不同配置的SATA协议模式的TX并行数据映射信息
3.6. 时钟 x
3.6.1. 时钟端口 3.6.2. 推荐的tx/rx_coreclkin连接和tx/rx_clkout2源 3.6.3. tx/rx_coreclkin、tx/rx_clkout和tx/rx_clkout2的端口宽度和推荐的连接 3.6.4. FGT PMA小数模式 3.6.5. FGT RX CDR时钟输出
3.6.5. FGT RX CDR时钟输出 x
3.6.5.1. 动态配置FGT RX CDR时钟输出
3.7. 自定义节奏生成端口和逻辑(Custom Cadence Generation Ports and Logic) x
3.7.1. 使能tx_cadence_slow_clk_locked端口 3.7.2. 速率匹配FIFO
3.8. 置位复位(Asserting Reset) x
3.8.1. 复位信号要求 3.8.2. 上电复位要求 3.8.3. 复位信号—模块级 3.8.4. 复位信号—描述 3.8.5. 状态信号—描述 3.8.6. 运行时复位序列—TX 3.8.7. 运行时复位序列—RX 3.8.8. 运行时复位序列—TX + RX 3.8.9. 运行时复位序列—带FEC的TX
3.8.8. 运行时复位序列—TX + RX x
3.8.8.1. 运行时复位序列大概持续时间
3.11. 配置寄存器 x
3.11.1. PMA和FEC Direct PHY Soft CSR寄存器映射 3.11.2. FHT PMA寄存器映射 3.11.3. FGT PMA寄存器映射 3.11.4. FEC寄存器映射 3.11.5. 通道偏移地址(Lane Offset Address) 3.11.6. 访问配置寄存器
3.11.6. 访问配置寄存器 x
3.11.6.1. 访问PMA和FEC Direct PHY Soft CSR寄存器 3.11.6.2. 访问FHT PMA寄存器 3.11.6.3. 访问FGT PMA寄存器
3.12. 可配置的Intel Quartus Prime软件设置 x
3.12.1. FHT PMA设置 3.12.2. FGT PMA设置
3.13. 配置F-Tile PMA/FEC Direct PHY Intel® FPGA IP用于硬件测试 x
3.13.1. 在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中使用Debug Endpoint接口 3.13.2. 使用JTAG to Avalon® Master Bridge Intel FPGA IP
3.13.1. 在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中使用Debug Endpoint接口 x
3.13.1.1. Debug Endpoint Avalon® 接口的RTL连接示例
3.13.2. 使用JTAG to Avalon® Master Bridge Intel FPGA IP x
3.13.2.1. JTAG to Avalon® Master Bridge Intel IP的RTL连接示例
3.14. 使用 Avalon® 存储器映射接口的硬件配置 x
3.14.1. FHT PMA 3.14.2. FGT PMA
3.14.1. FHT PMA x
3.14.1.1. 使能环回(Enabling Loopback) 3.14.1.2. 使能PRBS生成器和验证器 3.14.1.3. TX均衡器设置 3.14.1.4. TX错误注入(TX Error Injection) 3.14.1.5. RX重新收敛(RX Reconvergence) 3.14.1.6. 保留未使用的通道
3.14.2. FGT PMA x
3.14.2.1. 直接寄存器方法(Direct Register Method) 3.14.2.2. FGT属性访问方法(FGT Attribute Access Method)
3.14.2.1. 直接寄存器方法(Direct Register Method) x
3.14.2.1.1. 直接寄存器方法示例
3.14.2.2. FGT属性访问方法(FGT Attribute Access Method) x
3.14.2.2.1. FGT属性访问方法示例1 (FGT Attribute Access Method Example 1) 3.14.2.2.2. FGT属性访问方法示例2 (FGT Attribute Access Method Example 2) 3.14.2.2.3. FGT属性访问方法示例3 (FGT Attribute Access Method Example 3)
4. 实现F-Tile Reference and System PLL Clocks Intel® FPGA IP x
4.1. IP参数 4.2. IP端口列表 4.3. System PLL - System PLL的模式，参考时钟和输出频率 4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP使用的指导原则 4.5. Refclk #i is Active At and After Device Configuration功能的指导原则
4.5. Refclk #i is Active At and After Device Configuration功能的指导原则 x
4.5.1. 系统PLL参考时钟的指导原则 4.5.2. FGT参考时钟指南
5. F-Tile PMA/FEC Direct PHY设计实现 x
5.1. 实现F-Tile PMA/FEC Direct PHY设计 5.2. 例化F-Tile PMA/FEC Direct PHY Intel® FPGA IP 5.3. 在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中实现一个RS-FEC Direct设计 5.4. 例化F-Tile Reference and System PLL Clocks Intel® FPGA IP 5.5. 使能自定义节奏生成端口和逻辑(Enabling Custom Cadence Generation Ports and Logic) 5.6. 连接F-Tile PMA/FEC Direct PHY设计IP 5.7. 仿真F-Tile PMA/FEC Direct PHY设计 5.8. F-Tile接口规划
5.2. 例化F-Tile PMA/FEC Direct PHY Intel® FPGA IP x
5.2.1. 设置常规和通用数据路径选项(General and Common Datapath Options) 5.2.2. 设置TX数据路径选项 5.2.3. 设置RX数据路径选项
5.7. 仿真F-Tile PMA/FEC Direct PHY设计 x
5.7.1. 仿真中的PAM4编码方案
5.8. F-Tile接口规划 x
5.8.1. F-Tile Interface Planner用法示例
6. 受支持的工具 x
6.1. F-Tile Channel Placement Tool (F-Tile通道布局工具) 6.2. F-Tile PMA and FEC Direct Port Mapping Calculator 6.3. F-Tile Clocking and Datapath Tool 6.4. F-Tile TX Equalizer Tool
7. 调试F-Tile收发器链路 x
7.1. F-Tile收发器工具套件GUI 7.2. F-Tile收发器调试流程演练 7.3. 收发器工具套件参数设置 7.4. 常见错误疑难解答 7.5. Transceiver Toolkit脚本
7.1. F-Tile收发器工具套件GUI x
7.1.1. Collection视图
7.2. F-Tile收发器调试流程演练 x
7.2.1. 修改设计以使能F-Tile收发器调试 7.2.2. 将设计编程到Intel FPGA中 7.2.3. 将设计加载到收发器工具套件中 7.2.4. 创建收发器链路 7.2.5. 运行BER测试 7.2.6. 运行Eye Viewer测试 7.2.7. 运行链路优化测试 7.2.8. 检查FEC统计数据 7.2.9. 垂直浴缸曲线测量(VBCM)数据
7.5. Transceiver Toolkit脚本 x
7.5.1. 受支持的收发器工具套件脚本 7.5.2. 修改脚本 7.5.3. 脚本执行 7.5.4. Tcl Console中的结果示例
A. 附录 x
A.1. F-Tile产品版本和固件OPN A.2. OSC_CLK_1 QSF Assignment要求
1. F-Tile概述
2. F-Tile架构
3. 实现F-Tile PMA/FEC Direct PHY Intel® FPGA IP
4. 实现F-Tile Reference and System PLL Clocks Intel® FPGA IP
5. F-Tile PMA/FEC Direct PHY设计实现
6. 受支持的工具
7. 调试F-Tile收发器链路
8. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南归档
9. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南的文档修订历史
A. 附录

3.3.3. RX数据路径选项

图 65. 参数编辑器中的RX数据路径选项
表 32.  RX FGT PMA参数
参数 值 说明
Enable Gray coding On/Off 使能格雷(Gray)编码。仅应用于PAM4编码。为Off时，链路伙伴必须发送设置为0xB4的格雷码。为On时，链路伙伴必须发送设置为0x6C的格雷码。对于正常操作或者在内部/外部环回模式中时，必须是Off。默认值为Off。
Enable precoding On/Off 使能预编码(precoding)。仅应用于PAM4编码。默认值是Off。
PRBS monitor mode 25 disable, PRBS7, PRBS9, PRBS10, PRBS13, PRBS15, PRBS23, PRBS28, PRBS31, QPRBS13, PRBS13Q, PRBS31Q, SSPR, SSPR1, SSPRQ 使能带PRBS多项式选择的硬核PRBS生成器。默认值为disable。
Enable SATA squelch detection On/Off 使能SATA的静噪检测。默认值为Off。
Enable fgt_rx_signal_detect port On/Off 使能fgt_rx_signal_detect端口。此端口用于带外(OOB)信号检测的SATA协议模式。默认值为Off。
Enable fgt_rx_signal_detect_lfps port On/Off 使能fgt_rx_signal_detect_lfps端口。此端口用于低频周期性信号(LFPS)信号检测的SATA协议模式。默认值为Off。
Enable rx_cdr_divclk_link0 port On/Off 使能代表从RX PMA到参考时钟管脚的RX CDR时钟输出的链路端口。从此端口到F-Tile Reference and System PLL Clocks Intel® FPGA IP的连接可指导Fitter确定物理管脚。请不要在仿真中使用此管脚本身来观察时钟行为。请在F-Tile Reference and System PLL Clocks Intel® FPGA IP的相关输出端口观察实际的时钟行为。此物理端口通常用于CPRI。您可以将此物理端口连接到物理参考时钟管脚8或9，以作为RX CDR时钟输出进行配置。此设置仅应用于FGT PMA。默认值为Off。
Selected rx_cdr_divclk_link0 source 0 to min(7, N-1), (N = Number of PMA Lanes) 决定哪个RX FGT PMA通道作为fgt_rx_cdr_divclk_link0的源。请注意，在此参数中使用的FGT PMA索引是逻辑的。所选的PMA通道必须在物理上映射到FGT Quad 3 (使用参考时钟9)或者FGT Quad 2 (使用参考时钟8)。如果Enable rx_cdr_divclk_link0 port为off，那么忽略此参数。默认值为Off。
Adaptation mode

auto,

manual

在手动(manual)模式下，您必须提供模拟前端设置：RXEQ VGA Gain、RXEQ High Frequency Boost和RXEQ DFE Data Tap 1。您必须在Analog Parameters选项卡下输入这些设置的初始值。您也可以通过访问FGT PMA寄存器来动态地配置这些设置。在auto模式下，PMA自动调整模拟前端设置。默认值为auto。
Enable fgt_rx_cdr_fast_freeze_sel port On/Off 此端口用于GPON。对于GPON模式，您必须使能fgt_rx_cdr_fast_freeze_sel信号并且将此信号连接到1'b0。它使fgt_rx_cdr_freeze控制信号能够正确传播。默认值为Off。
Enable fgt_rx_cdr_set_locktoref port On/Off 主要用于GPON。使能时，置位fgt_rx_cdr_set_locktoref信号可保持CDR处于lock-to-reference模式。如果CDR锁定模式是lock to reference，那么置位此信号可保持CDR处于lock to reference模式。置低此信号可保持CDR处于auto模式。切换模式时，您必须置位reset。在手动参考时钟模式下，复位控制器应通过对soft SCR的相应写操作来进行切换，以忽略locktodata模式。默认值为Off。
RX FGT CDR Settings
Output frequency 12890.625MHz 指定从IP配置中派生的不可编辑的RX FGT CDR输出频率初始值。
VCO frequency 12890.625MHz 指定从IP配置中派生的不可编辑的RX FGT CDR VCO输出频率初始值。
RX FGT CDR reference clock frequency 25.781250-250.000000 选择CDR的参考时钟频率(MHz)。默认值为156.25。
CDR lock mode

auto,

manual lock to reference

当选择auto时，在用户启动的复位或上电期间，CDR首先尝试锁定到参考时钟，然后再锁定到数据(如果存在)。默认情况下，锁定到数据(lock to data)的丢失会重新触发复位RX PMA reset。当选择manual lock to reference时，您必须驱动fgt_rx_set_locktoref来控制CDR锁定行为。默认值为auto。
Enable fgt_rx_set_locktoref port On/Off 当CDR lock mode设置成manual lock to reference时，您必须使能此端口。置位此信号可保持CDR处于手动(manual)模式。置低此信号可保持CDR处于自动(auto)模式。当切换模式时，您必须置位rx_reset。在手动模式下，您必须通过将soft CSR register 0x818[0]设置为1'b1来通知复位控制器忽略锁定到数据(lock to data)的状态。默认值为Off。
Enable fgt_rx_set_locktodata port On/Off 当CDR lock mode设置成manual lock to reference时，您必须使能此端口。只有在fgt_rx_set_locktoref置位时，并且CDR处于手动模式时，此信号才有效。置位此信号可保持CDR处于manual lock-to-data模式。置低此信号可保持CDR处于manual lock-to-reference模式，此操作用于过采样应用。默认值为Off。
Enable fgt_rx_cdr_freeze port On/Off

此端口用于GPON在非活动时段冻结CDR锁定状态。默认值为Off。

RX User Clock Setting
Enable RX user clock On/Off RX CDR输出频率的分频器值。如果不使用此时钟，那么您可以禁用此时钟以达到节能的目的。此时钟源驱动Core Interface中的RX User Clock1和User Clock 2。默认值为Off 。
RX user clock div by 12- 139.5 RX CDR的Fvco到RX用户时钟的分频因子。可接受12到139.5 之间的值，但要以0.5为增量。默认值为100 。
图 66. 参数编辑器中的RX FHT PMA参数
表 33.  RX FHT PMA参数
参数 值 说明
Enable FHT RX PAM4 Level Alternative Coding On/Off 使能RX PAM4 Level Alternative Coding。禁用时，链路伙伴必须发送设置为0xB4的格雷码。使能时，链路伙伴必须发送设置为0x6C的格雷码。对于正常操作或者在内部/外部环回模式中时，您必须禁用此参数。默认值为Off。
Enable FHT RX data profile Disabled/Enabled 使能FHT RX数据配置文件以设置1M RX Data比特中的1的数量(决定了RX数据的质量)的阈值。如果接收到的1的数量不在指定的最小和最大阈值内，那么会指示RX不良状态。默认值为Enabled。
注： 此参数必须为Enabled。
FHT RX user clk div33_34 select

RX_DIV_33

RX_DIV_34

RX_DIV_66

RX_DIV_68

从4个DIV时钟输出中选择一个用于RX用户时钟。请参考时钟。默认值为RX_DIV_66。
Enable FHT RX pre-encoder On/Off 使能FHT TX预编码器。默认值为off。此设置必须与链接伙伴的RX预编码器设置相匹配。默认值为Off。
Enable FHT RX user clk1 On/Off 使能FHT RX user clk1。默认值为Off。
FHT RX user clk1 select

DIV3334

DIV40

FHT RX user clk1 select。Off选择div3334 (user div33_34中列出的4个DIV时钟中的一个)。On选择DIV40时钟。请参考时钟。默认值为div3334。
Enable FHT RX user clk2 On/Off 使能FHT RX user clk2。默认值为Off。
FHT RX user clk2 select

DIV3334

DIV40

FHT RX user clk2 select。Off选择div3334 (user div33_34中列出的4个DIV时钟中的一个)。On选择DIV40时钟。请参考时钟。默认值为div3334。

本章节内容
RX FGT PMA接口选项

25

当前不支持通过IP GUI的PRBS31、QPRBS13、PRBS13Q、PRBS31Q、SSPR、SSPR1和SSPRQ PRBS generator mode设置，尽管这些设置出现在参数编译器中。请不要选择任何不受支持的PRBS generator mode设置。请使用寄存器指定这些设置。

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