9. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南的文档修订历史

F-Tile体系结构和PMA和FEC Direct PHY IP用户指南

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Agilex™ 7 M-Series FPGA and SoC FPGA Support Agilex™ 7 I-Series FPGA and SoC FPGA Support Agilex™ 7 F-Series FPGA and SoC FPGA Support Agilex™ 7 FPGAs and SoC FPGAs Support Programming, Reference & Implementation Guides for Developers

ID 683872

日期 1/24/2024

版本 23.4-4.7.0

Public

9. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南的文档修订历史

文档版本	Intel Quartus Prime版本	Changes
2024.01.24	23.4	作了如下变更：更新了TX Datapath Options部分中的TX FHT PMA Parameters in Parameter Editor图和TX FHT PMA Parameters表。更新了RX Datapath Options部分中的RX FHT PMA Parameters in Parameter Editor图和RX FHT PMA Parameters表。更新了 F-Tile Reference and System PLL Clocks Intel® FPGA IP Parameters表中Export Refclk #0-9 for use in user logic参数的描述。更新了 F-Tile Reference and System PLL Clocks Intel® FPGA IP Port List表中的`out_coreclk_i`端口的描述。
2023.12.04	23.4	作了如下变更：在F-Tile Building Blocks部分添加了关于英特尔Agilex 7器件OPN中 200G hard IP支持的注释。在Hard IP Placement Rules部分中更新了Quad 0的NRZ和PAM4支持消息。在 Clock Rules and Restrictions部分中更新了第一和第二项，添加了额外信息。在Analog Parameter Options部分中更新了FHT PMA Analog Parameter图和FHT RX Analog Parameter表。在Run-time Reset Sequence Approximate Time Durations表中删除了硬件最大时间信息。在FGT Attribute Access Data Value 1表中删除了PRBS 11选择值并添加了PRBS 15选择值。更新了F-Tile Reference and System PLL Clocks Intel FPGA IP Port List表，添加了新端口并重新排序了端口列表。在Guidelines for Refclk #i is Active At and After Device Configuration部分中增添了新主题Guidelines for FGT Reference Clock。在F-Tile Channel Placement Tool部分中添加了关于英特尔Agilex 7器件OPN中200G hard IP支持的注释。在Running BER Tests主题中添加了关于FHT PMA的格雷码设置的信息。增添了关于导出VBCM数据的Vertical Bathtub Curve Measurements Data主题。在Transceiver Toolkit Parameter Settings表中添加了新的参数。更新了Transceiver Toolkit Script Location表中的路径。增添了Appendix A.2，提供了新的`OSC_CLK_1` .qsf assignment要求。
2023.10.02	23.3	作了如下变更：在Hard IP Placement Rules部分中更新了关于400G hard IP支持的信息。在F-Tile Topologies表中将topology 14的400G Hard IP的Number of PMAs更正为12。在FGT Reference Clock Receiver Analog Front End部分中将注释中的寄存器更正成电阻。在几个主题中移除了对USB协议模式的支持。在RX FGT PMA Parameters表中增添了新的参数Adaptation mode和Enable fgt_rx_set_locktodata port。在RX FGT PMA Parameters表中更新了Selected rx_cdr_divclk_link0 source参数的值公式。在RX FHT PMA Parameters表中，将Enable FHT RX data profile参数的默认设置更新成Enabled。在TX and RX Reference Clock and Clock Output Interface Signals表中删除了端口`rx_cdr_divclk_link1`的引用。在RX PMA Status Signals表中增添了新的信号`fgt_rx_set_locktodata[N-1:0]`。从Signal and Port Reference主题中删除了`rx_cdr_divclk_link1`。更新了Clock ports部分，添加了关于tx_clkout和tx_clkout2时钟的注释，说明rx_clkout和rx_clkout2时钟彼此异步。在Configuring the IP部分中增添了关于Analog Parameters选项卡的新主题Analog Parameter Options。在Clocking部分中增添了新主题FGT RX CDR Clock Output和Dynamically Configure the FGT RX CDR Clock Output。更新了Independent Port Configurations部分，增添了额外信息。更新了Accessing FGT PMA Registers部分，增添了关于FGT PMA寄存器的额外信息，偏移地址为0x62000、0x62004或者0x62008。在FHT PMA Settings部分中更正了TX invert P and N设置。更新了Configuring the F-Tile PMA/FEC Direct PHY Intel FPGA IP for Hardware Testing部分，增添了额外信息。在FGT Attribute Access Method部分中增添了表FGT Attribute Access Data Value 3，其中包括RX CDR时钟的操作码。在F-Tile Reference and System PLL Clocks Intel FPGA IP Parameters表中增添了对Refclk frequency #N参数的说明。从F-Tile Reference and System PLL Clocks Intel FPGA IP Port List表中删除了端口`en_refclk_fgt_i[1:0]`和`refclk_fgt_enabled_i`。在F-Tile Reference and System PLL Clocks Intel FPGA IP Port List表中增添了端口`refclock_status`。在Implementing the F-Tile Reference and System PLL Clocks Intel FPGA IP章节中删除了Guidelines for FGT Reference Clock小节。在Simulating the F-Tile PMA/FEC Direct PHY Design部分中的步骤7中，增添了关于VHDL仿真的额外信息。在F-Tile Transceiver Debugging Flow Walkthrough部分中增添了新的主题Checking FEC Statistics。从Appendix A.1中的OPN列表中删除了两个M-Series ES器件。
2023.06.26	23.2	作了如下变更：从FGT-PMA-to-400G-Hard-IP-Fracture Mapping部分中删除了多余的图。在Appendix A.1部分中删除了OPN列表，并更新了FGT Transmitter Buffer and Phase Generator部分，其中包括OPN列表链接。增添了新的部分FGT Reference Clock Receiver Analog Front End，描述了FGT参考时钟的终端要求。更新了RX FGT PMA Parameters表中Enable fgt_rx_cdr_fast_freeze_sel port和Enable fgt_rx_cdr_freeze port参数的描述。在RS-FEC (Reed Solomon Forward Error Correction) Options部分中增添了关于如何访问CWBIN和FEC寄存器的的注释。在TX and RX Reference Clock and Clock Output Interface Signals表中的描述栏中，对`rx_clkout, rx_clkout2, tx_clkout, tx_clkout2`信号增添了注释。在RX PMA Status Signals表中更新了`fgt_rx_cdr_freeze[N-1: 0]`信号的说明并增添了新的信号`fgt_rx_cdr_fast_freeze_sel[N-1: 0]`。在PMA Avalon® Memory Mapped Interface Signals部分中增添了`reconfig_xcvr_clk`和`reconfig_xcvr<n>_clk`信号的频率范围。在Datapath Avalon® Memory Mapped Interface Signals部分中增添了`reconfig_pdp_clk`和`reconfig_pdp<n>_clk`时钟信号的频率范围。删除了FGT Core PLL Mode部分，因为Intel Quartus Prime Pro Edition软件不再支持此模式。重新组织了Configurable Intel Quartus Prime Software Settings部分中的内容。更新了FGT PMA Settings部分，添加了TX Equalization和RX Manual Equalization参数的有效参数设置。更新了Direct Register Method Examples部分，增添了Measuring the Bit Error Rate (BER) with FGT PMAs示例以及Internal Serial Loopback和Polarity Inversion示例的注释。更新了FGT Attribute Access Data Value 2表，添加了Get Status操作码。从 F-Tile Reference and System PLL Clocks Intel® FPGA IP Parameters表中删除了参数Refclk is available at device configuration。更新了 F-Tile Reference and System PLL Clocks Intel® FPGA IP Parameters表，增添了参数Refclk #n is active at and after device configuration和Export Refclk #n for use in user logic。更新了 F-Tile Reference and System PLL Clocks Intel® FPGA IP Port List表，增添了以下信号；`avmm_clk`, `avmm_reset`, `refclock_ready [2:0]`, `en_refclk_fgt_i[1:0]`, `refclk_fgt_enabled_i`和`out_coreclk_i`。将Guidelines to Indicate all System PLL Reference Clocks are Ready章节替换成新章节Guidelines for Refclk #i is Active At and After Device Configuration。将Example of Reference Clock Availability at Device Programming章节替换成新章节Guidelines for System PLL Reference Clock。将Example Flow to Indicate All System PLL Reference Clocks are Ready章节替换成新章节Guidelines for FGT Reference Clock。从用户指南中删除了Implementing the F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IP 章节，因为在Intel Quartus Prime Pro Edition软件中不再支持此IP。在Appendix A.1中删除了OPN列表并更新了F-Tile TX Equalizer Tool部分，增添了OPN列表链接。在Supported Transceiver Toolkit Scripts部分中，更新了脚本的Tcl File Name和Path。增添了Appendix A.1，包含了F-tile Production Revision and Firmware OPNs列表。
2023.04.03	23.1	作了如下变更：将产品系列名称更新为Intel Agilex 7。在400G Hard IP and 200G Hard IP、PMA-to-Fracture Mapping和Topologies部分中增添了关于混合收发器模式(topology 6a)支持的信息。更新了Fracture Type Used by Mode表，在 st_x16 行添加了200GbE-4支持。更新了Clock Rules and Restrictions部分，增添了对一个稳定参考时钟的额外要求。更新了FGT Transmitter PMA Equalizer Parameters for NRZ and PAM4 Modes表，增添了额外信息和缺失的默认值。更新了FGT Data Pattern Generator and Verifier部分，增添了PRBS和SSPR规范信息。更新了FGT PMA Loopback Modes部分，增添了关于各种环回模式的额外信息。更新了FGT PMA Loopback Modes图，增添了缺失的连接。在RS-FEC (Reed Solomon Forward Error Correction) Options部分中增添了关于32-bit soft CWBIN计数器的描述。在RS-FEC Parameters表中增添了新参数Include 32bit soft CWBIN counters和Reconfig clock frequency以支持soft CWBIN计数器。更新了FGT PMA Fractional Mode部分，添加了关于设置和小数模式的更正信息。增添了新的章节Accessing Configuration Registers，包含关于如何在F-Tile PMA/FEC Direct PHY Intel® FPGA IP寄存器中使用偏移地址访问寄存器的详细信息。更正了Configurable Intel Quartus Prime Software Settings部分，包括`txeq_pre_tap_1`和`txeq_post_tap_1`的FGT TX均衡示例qsf值，并添加了一个注释。在Configurable Intel Quartus Prime Software Settings部分更新了bypass RX auto adaptation qsf assignment，并添加了RX manual equalization qsf assignment。更正了Direct Register Method Example部分，包括FGT PMA的TX equalizer pre-cursor 1寄存器和TX equalizer post-cursor 1寄存器地址。在Direct Register Method Examples部分添加了额外的FGT PMA设置示例。在FGT Attribute Access Method Example 2部分添加了关于寄存器0x90040[25:24]状态值的注释。更新了 F-Tile Reference and System PLL Clocks Intel® FPGA IP Parameters表，重新命名了Refclk is available at device configuration参数。更新了Example Flow to Indicate All System PLL Reference Clocks are Ready部分，重新命名了Refclk is available at device configuration参数。在 F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IP Parameters表中增添了Enable Debug Master Endpoint on Global AVMM参数。更新了Hardware Flow Using the F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IP 部分，添加了关于Enable Debug Master Endpoint on Global AVMM参数的用法信息。 Added note in 在Running Eye Viewer Tests部分添加了关于不支持2D眼图的注释。增添了新的章节Transceiver Toolkit Scripts，包含了关于使用软件版本23.1中的脚本进行测试的信息。
2023.01.25	22.4	更新了FHT Loopback Mode图，包含了正确的Deserializer模块位置。
2022.12.19	22.4	作了如下变更：更新了Clock Rules and Restrictions部分，包含了参数时钟的额外信息并添加了一个新的注释。更新了FGT Transmitter PMA Equalizer Parameters for NRZ and PAM4 Modes表；将cursor重命名为tap并更新了脚注。 Added equations based on device OPN list for the transmitter buffer equalizer parameters in the 在FGT Transmitter Buffer and Phase Generator部分中基于器件OPN列表增添了transmitter buffer equalizer参数的公式。在Preset IP Parameter Settings部分中的F-Tile PMA/FEC Direct PHY Intel FPGA IP Available Parameter Presets表中，更正了预置命名。在General and Common Datapath Options表中，更新了PMA parallel clock frequency参数的说明。更新了Example Design Generation部分中的Show Preset Settings图。在Recommended tx/rx_coreclkin Connection and tx/rx_clkout2 Source部分中更正了`tx_coreclkin`和`rx_coreclkin`信号名称。在FGT PMA Fractional Mode部分中更正了`k`计数器描述和公式。在FGT PMA Fractional Mode部分中增添了关于OTN/SDI和其他模式下符合抖动规范的新信息。更新了Reset Signal Descriptions表中`rx_ready`信号的说明。更新了Run-time Reset Sequence—TX部分中的步骤和图。更新了Run-time Reset Sequence—RX部分中的步骤和图。更新了Run-time Reset Sequence—TX + RX部分中的步骤和图。在Lane Offset Address部分中更新了FHT PMA Lane Number and Offset Address和FGT PMA Lane Number and Offset Address表中的列标题。在Lane Offset Address部分中，更新了计算FHT PMA和FGT PMA的增量通道数的说明。在Configurable Intel Quartus Prime Software Settings部分中，增添了旁路RX自适应的.qsf设置。更新了Guidelines for F-Tile Reference and System PLL Clocks Intel FPGA IP Usage，包含了关于系统PLL参考时钟的额外信息。更新了Guidelines to Indicate all System PLL Reference Clocks are Ready，包含了关于使用内部时钟来校准和配置器件的额外信息，PCIe规范合规信息以及支持Refclk is available at power-on参数的OPN器件列表。在Example of Reference Clock Availability at Device Programming部分中添加了额外信息来阐明示例。在Hardware Flow Using the F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IP 中，添加了步骤5b.的使用技巧。增添了新的章节Examples of Register Access Using the F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IP ，其中包含了几个带有示例的主题。在F-Tile TX Equalizer Tool部分中更新了FGT transmitter equalizer cursor命名，添加了基于OPN的各种器件的工具链接并更新了相关的图。在Transceiver Toolkit Parameter Settings表中更新了FGT transmitter equalizer cursor命名并更新了RX Ready和PRBS locked参数的说明。
2022.11.03	22.3	在FGT PMA Configuration Rules for SATA and USB mode和TX Parallel Data Mapping Information for SATA and USB Protocol Modes for Different Configurations部分中添加了一个关于SATA和USB协议模式的说明注释：
2022.09.26	22.3	作了如下变更：更新了FGT Transmitter PMA Equalizer Parameters for NRZ and PAM4 Modes表，其中包含了不同OPN的总切片值(total slice value)。更新了Reset Signals和Reset Signal Descriptions表中`tx_reset_ack`和`rx_reset_ack`信号的描述。在General and Common Datapath Options表中增添了新参数FGT PMA configuration rules和Enable simplified TX data interface。增添了新的章节FGT PMA Configuration Rules for SATA and USB mode。在TX FGT Datapath Parameters表中增添了新的参数Enable fgt_tx_beacon port和Enable Spread Spectrum clocking以支持SATA和USB。在RX FGT PMA Parameters表中增添了新参数Enable fgt_rx_cdr_fast_freeze_sel port和Enable fgt_rx_cdr_set_locktoref port以支持GPON。在RX FGT PMA Parameters表中更新了Enable fgt_rx_signal_detect port和Enable fgt_rx_signal_detect_lfps port参数的描述以支持SATA和USB。将TX PMA Status Signals更正为TX PMA Control Signals并增添了新的信号`fgt_tx_pma_elecidle`。增添了新的章节TX Parallel Data Mapping Information for SATA and USB Protocol Modes for Different Configurations。在Guidelines to Indicate all System PLL Reference Clocks are Ready部分中更新了PMA Avalon® 存储器映射接口，并将其替换为Global Avalon® 存储器映射接口。在Hardware Flow Using the F-Tile Global Avalon Memory-Mapped Interface Intel FPGA IP部分中的步骤6中增添了额外示例。更新了Simulating the F-Tile PMA/FEC Direct PHY Design部分，包含了关于自动生成文件名称的信息。
2022.06.24	22.2	作了如下变更：更新了F-Tile Supported FEC Modes and Compliance Specifications表，包含了Fibre Channel 64G支持，并增添了注释。阐明了Clock Rules and Restrictions部分中的第四点，更新了FHT微控制器参考时钟的规则。在FGT Transmitter Buffer and Phase Generator中增添了TX终端的新图。在FGT Receiver Buffer and Equalizer中增添了RX终端的新图。在Configuring the IP部分中增添了新的主题Register Map IP-XACT Support。在Example Design Simulation部分中增添了使用 VCS* MX和 Xcelium* 仿真器对示例设计进行仿真的说明。在TX and RX Reference Clock and Clock Output Interface Signals表中增添了`tx_pll_refclk_link`和`rx_cdr_refclk_link`信号的注释。更新了FGT Attribute Access Method部分，增添了额外信息和表格。在FGT Attribute Access Method部分中增添了串行环回使能和禁用的新示例。删除了FGT Attribute Access Method Example 2的步骤7中的注释。在Implementing the F-Tile Reference and System PLL Clocks Intel FPGA IP章节中增添了新参数Refclk is available at power-on。在Implementing the F-Tile Reference and System PLL Clocks Intel FPGA IP章节中增添了新的小节Guidelines to Indicate all System PLL Reference Clocks are Ready。更新了Hardware Flow Using the F-Tile Global Avalon Memory-Mapped Interface Intel FPGA IP的步骤5。在Implementing a RS-FEC Direct Design in the F-Tile PMA/FEC Direct PHY Intel FPGA IP中添加了FEC对齐标记信息和表格。在Implementing a RS-FEC Direct Design in the F-Tile PMA/FEC Direct PHY Intel FPGA IP中添加了FEC的数据加扰和解扰信息。更新了Running Eye Viewer Tests，包含一个额外步骤和图。在Running Link Optimization Tests中添加了关于Autosweep的信息。
2022.03.28	22.1	作了如下变更：在Clock Rules and Restrictions部分中阐明了第三点，包含了系统PLL参考时钟的更新规则。在Bonding Placement Rules部分中添加了关于绑定规则的注释。在FGT PMA Fractional Mode部分中添加了新的主题Tuning the Fractional Value in Fractional Mode。在Reset Signals—Block Level表中添加了PMA Reconfiguration Interface列并增添了一个关于`reconfig_xcvr_reset`信号用法的注释。在Configurable Intel Quartus Prime Software Settings部分中更新了FHT PMA的TX equalization main tap示例设置。在FGT Attribute Access Method部分中添加了面向TX和RX极性反转的FGT Attribute Access Method Example 2。更新了Running BER Tests部分，包含了关于Actions子菜单的信息。更新了Running Eye Viewer Tests部分，包含了关于使用Eye Viewer工具进行FGT PMA的眼高测量的详细说明。
2021.12.15	21.4	作了如下变更：更新了FGT Transmitter PMA Equalizer Parameters for NRZ and PAM4 Modes表中的Increment and Decrement Size列。在General and Common Datapath Options表中添加了System PLL frequency描述的脚注。在TX FGT Datapath Parameters表中添加了TX FGT PLL reference clock frequency描述的脚注。添加了TX and RX Reference Clock and Clock Output Interface Signals表的脚注。在RX FGT PMA Parameters表中，删除了Enable rx_cdr_divclk_link0 port和Enable rx_cdr_divclk_link1 port参数的注释。更新了Example Design Generation，包含了RS-FEC示例设计信息。在Implementing the F-Tile PMA/FEC Direct PHY Intel FPGA IP章节下的Clocking小节中添加了注释。在Configurable Intel Quartus Prime Software Settings部分中增添了FHT PMA的RX invert P and N, RX termination, TX invert P and N, TX termination, TX out tristate enable 和TX equalization qsf设置。在Configurable Intel Quartus Prime Software Settings部分中删除了FGT PMA的RX termination mode select qsf设置。在Configurable Intel Quartus Prime Software Settings部分中添加了FGT PMA的TX equalization qsf设置。更新了FGT Attribute Access Method Example主题中的步骤4a, 6, 8a, 10c, 13c, 14b和14c。重新组织了Implementing the F-Tile Reference and System PLL Clocks Intel FPGA IP章节中信息，使其更清晰。在F-Tile Reference and System PLL Clocks Intel FPGA IP Parameters表中删除了Enable FGT CDR Output #0和Enable FGT CDR Output #1参数的注释。在F-Tile Reference and System PLL Clocks Intel FPGA IP Port List表中添加了指定out_cdrclk_i端口的qsf位置约束的说明。增添了新的小节Guidelines for F-Tile Reference and System PLL Clocks Intel FPGA IP Usage。更新了Hardware Flow Using the F-Tile Global Avalon Memory-Mapped Interface Intel FPGA IP小节中的步骤5。更新了F-tile PMA/FEC Direct PHY Design Implementation章节，删除了设计示例的引用。更新了Debugging F-Tile Transceiver Links章节中的F-Tile Transceiver Toolkit GUI, Collection View Tab of the F-Tile Transceiver Toolkit GUI, Toolkit Explorer, Example BER Test Setup and Results for the FGT PMA图。更新了Running BER Tests小节中的PMA命名。更新了Transceiver Toolkit Parameter Settings表，添加了新信息。更新了Creating Transceiver Links小节，包含了Import Collections和Export Collections详细信息。在Transceiver Toolkit Parameter Settings表中添加了TX Equalization Parameters的脚注。
2021.10.15	21.3	作了如下变更：更新了Preserving Unused PMA Lanes部分。更新了General and Common Datapath Options表中的Number of system copies参数。在TX FGT Datapath表中添加了Enable Core PLL mode参数。更新了RX FHT PMA Parameters表中的Enable FHT RX data profile参数。更新了Configuring the IP部分中的Example Design Generation主题。更新了 Avalon® Memory Mapped Interface Parameters表中的参数名称，使这些参数名称与GUI名称相匹配。在Signal and Port Reference部分中添加了Number of system copies参数的描述。更新了FGT PMA Fractional Mode部分的描述。在Run-time Reset Sequence—TX + RX部分中增添了新主题Run-time Reset Sequence Approximate Time Duration。更新了Run-time Reset Sequence—TX with FEC部分中的步骤4以及接下来的步骤。更新了Lane Offset Address部分的描述。在Configuration Registers部分中增添了新主题Logical Avalon Memory-Mapped Port Indexing。更新了FGT Attribute Access Method Example中的步骤。在Mode of System PLL - System PLL Reference Clock and Output Frequencies部分中增添了脚注，说明Logical Avalon Memory-Mapped Port Indexing是不支持的。在Implementing the F-Tile Global Avalon Memory-Mapped Interface Intel FPGA IP章节中增添了新的小节Hardware Flow Using the F-Tile Global Avalon Memory-Mapped Interface Intel FPGA IP。在F-tile PMA/FEC Direct PHY Design Example Implementation章节中增添了以下新的小节。 Implementing a RS-FEC Direct Design in the F-Tile PMA/FEC Direct PHY Intel FPGA IP。 PAM4 Encoding Schemes in Simulation。 F-tile Interface Planner Design Example。更新了Simulating the F-tile PMA/FEC Direct PHY Design Example部分。在Supported Tools章节中添加并更新了以下小节。 F-Tile PMA and FEC Direct Port Mapping Calculator。 F-Tile Clocking and Datapath Tool。 F-Tile TX Equalizer Tool。增添了新章节Debugging F-Tile Transceiver Links。
2021.08.18	21.2	在Implementing the F-Tile PMA/FEC Direct PHY Intel® FPGA IP 章节中增添了以下新的小节并更新了表格： Configuration Registers。 Configurable Intel Quartus Prime Software Settings。 Configuring the F-Tile PMA/FEC Direct PHY Intel® FPGA IP for Hardware Testing。 Hardware Configuration Using the Avalon® Memory-Mapped Interface。在TX FHT PMA Parameters表中增添了环回模式。在F-Tile Architecture章节中的F-Tile Placement Rules部分中增添了一个新的主题： Preserving Unused PMA Lanes。增添了新的章节Supported Tools。增添了新的章节Document Revision History for F-tile Architecture and PMA and FEC Direct PHY IP User Guide。将每个章节中的Document Revision History部分合并到本章节中。
2021.07.23	21.2	在下表中更新了`tx_am_gen_start`和`tx_am_gen_2x_ack`信号方向： Reset Signals表。 Reset Signal Descriptions表。
2021.06.24	21.2	本文档首次发布。