F-Tile体系结构和PMA和FEC Direct PHY IP用户指南

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ID 683872
日期 1/24/2024
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文档目录
文档目录 x
1. F-Tile概述 2. F-Tile架构 3. 实现F-Tile PMA/FEC Direct PHY Intel® FPGA IP 4. 实现F-Tile Reference and System PLL Clocks Intel® FPGA IP 5. F-Tile PMA/FEC Direct PHY设计实现 6. 受支持的工具 7. 调试F-Tile收发器链路 8. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南归档 9. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南的文档修订历史 A. 附录
2. F-Tile架构 x
2.1. F-Tile构建模块 2.2. F-Tile布局规则 2.3. PMA架构 2.4. 时钟架构
2.1. F-Tile构建模块 x
2.1.1. FHT和FGT PMA 2.1.2. 400G硬核IP和200G硬核IP 2.1.3. PMA数据速率 2.1.4. FEC架构 2.1.5. PCIe* 硬核IP 2.1.6. 绑定架构(Bonding Architecture) 2.1.7. 去偏斜逻辑(Deskew Logic) 2.1.8. 嵌入式多晶片互连桥接(EMIB) 2.1.9. 用于Ethernet的IEEE 1588精确时间协议 2.1.10. 时钟网络 2.1.11. 重配置接口
2.2. F-Tile布局规则 x
2.2.1. PMA到分段映射(PMA-to-Fracture Mapping) 2.2.2. 确定哪个PMA映射到哪个分段(Fracture) 2.2.3. 硬核IP布局规则 2.2.4. IEEE 1588精确时间协议布局规则 2.2.5. 拓扑(Topologies) 2.2.6. FEC布局规则 2.2.7. 时钟规则和限制 2.2.8. 绑定布局规则 2.2.9. 保留未使用的PMA通道
2.2.1. PMA到分段映射(PMA-to-Fracture Mapping) x
2.2.1.1. FHT-PMA-to-400G-Hard-IP-Fracture映射 2.2.1.2. FGT-PMA-to-400G-Hard-IP-Fracture映射 2.2.1.3. FGT-PMA-to-200G-Hard-IP-Fracture映射
2.2.2. 确定哪个PMA映射到哪个分段(Fracture) x
2.2.2.1. 实现一个包含400G硬核IP和FHT的200GbE-4接口 2.2.2.2. 实现一个包含400G硬核IP和FHT的200GbE-2接口 2.2.2.3. 实现一个包含400G硬核IP和FHT的100GbE-1接口 2.2.2.4. 实现一个包含400G硬核IP和FGT的100GbE-4接口 2.2.2.5. 实现一个包含200G硬核IP和FGT的10GbE-1接口 2.2.2.6. 实现三个包含400G硬核IP和FHT的25GbE-1接口 2.2.2.7. 实现包含400G硬核IP和FHT的一个50GbE-1和两个25GbE-1接口 2.2.2.8. 实现包含400G硬核IP和FHT的一个100GbE-1和两个25GbE-1接口 2.2.2.9. 实现包含400G硬核IP和FHT的两个100GbE-1和一个25GbE-1接口 2.2.2.10. 实现包含400G硬核IP和FHT的100GbE-1、100GbE-2和50GbE-1接口
2.2.5. 拓扑(Topologies) x
2.2.5.1. Topology 5: 400G Hard IP (FHT) + 200G Hard IP (FGT) 示例 2.2.5.2. Topology 6a：混合收发器模式的400G Hard IP示例 2.2.5.3. Topology 14: 1x PCIe x4 + 400G Hard IP (FGT) with PTP 示例
2.2.8. 绑定布局规则 x
2.2.8.1. 绑定通道用例1 2.2.8.2. 绑定通道用例2
2.3. PMA架构 x
2.3.1. FHT PMA架构 2.3.2. FGT PMA架构
2.3.1. FHT PMA架构 x
2.3.1.1. FHT发送器PMA架构 2.3.1.2. FHT接收器PMA架构 2.3.1.3. FHT PMA环回模式
2.3.1.1. FHT发送器PMA架构 x
2.3.1.1.1. FHT发送器缓冲器和相位发生器 2.3.1.1.2. FHT串化器 2.3.1.1.3. FHT格雷编码器和预编码器 2.3.1.1.4. FHT数据码型生成器和验证器
2.3.1.2. FHT接收器PMA架构 x
2.3.1.2.1. FHT接收器缓冲器和均衡器 2.3.1.2.2. CDR模块 2.3.1.2.3. FHT解串器
2.3.2. FGT PMA架构 x
2.3.2.1. FGT发送器PMA架构 2.3.2.2. FGT接收器PMA架构 2.3.2.3. FGT PMA调节 2.3.2.4. FGT PMA环回模式
2.3.2.1. FGT发送器PMA架构 x
2.3.2.1.1. FGT发送器缓冲器和相位发生器 2.3.2.1.2. FGT串化器 2.3.2.1.3. FGT格雷编码器和预编码器 2.3.2.1.4. FGT数据码型生成器和验证器
2.3.2.2. FGT接收器PMA架构 x
2.3.2.2.1. FGT接收器缓冲器和均衡器 2.3.2.2.2. 控制单元 2.3.2.2.3. FGT解串器
2.4. 时钟架构 x
2.4.1. 参考时钟网络 2.4.2. 数据路径时钟网络 2.4.3. 系统PLL 2.4.4. 数据路径时钟节奏(Datapath Clock Cadences)
2.4.1. 参考时钟网络 x
2.4.1.1. FHT参考时钟网络 2.4.1.2. FGT和系统PLL参考时钟网络 2.4.1.3. FGT主PLL配置
2.4.1.2. FGT和系统PLL参考时钟网络 x
2.4.1.2.1. FGT参考时钟接收器模拟前端
3. 实现F-Tile PMA/FEC Direct PHY Intel® FPGA IP x
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP概述 3.2. 使用F-Tile PMA/FEC Direct PHY Intel® FPGA IP进行设计 3.3. 配置IP 3.4. 信号和端口参考 3.5. PMA和FEC模式PHY TX和RX数据路径的比特映射 3.6. 时钟 3.7. 自定义节奏生成端口和逻辑(Custom Cadence Generation Ports and Logic) 3.8. 置位复位(Asserting Reset) 3.9. 绑定实现(Bonding Implementation) 3.10. 独立端口配置 3.11. 配置寄存器 3.12. 可配置的Intel Quartus Prime软件设置 3.13. 配置F-Tile PMA/FEC Direct PHY Intel® FPGA IP用于硬件测试 3.14. 使用 Avalon® 存储器映射接口的硬件配置
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP概述 x
3.1.1. PMA Direct支持的模式 3.1.2. FEC Direct支持的模式 3.1.3. 不支持的PMA/FEC模式
3.2. 使用F-Tile PMA/FEC Direct PHY Intel® FPGA IP进行设计 x
3.2.1. 预置IP参数设置
3.3. 配置IP x
3.3.1. 常规和通用数据路径(General and Common Datapath)选项 3.3.2. TX数据路径选项 3.3.3. RX数据路径选项 3.3.4. RS-FEC (Reed Solomon Forward Error Correction)选项 3.3.5. Avalon® 存储器映射接口选项 3.3.6. 寄存器映射IP-XACT支持 3.3.7. 示例设计生成 3.3.8. 模拟参数选项
3.3.1. 常规和通用数据路径(General and Common Datapath)选项 x
3.3.1.1. SATA模式的FGT PMA配置规则
3.3.2. TX数据路径选项 x
3.3.2.1. TX PMA接口参数
3.3.3. RX数据路径选项 x
3.3.3.1. RX FGT PMA接口选项
3.4. 信号和端口参考 x
3.4.1. TX和RX并行和串行接口信号 3.4.2. TX和RX参考时钟和时钟输出接口信号 3.4.3. 复位信号 3.4.4. RS-FEC信号 3.4.5. 自定义节奏控制和状态信号 3.4.6. TX PMA控制信号 3.4.7. RX PMA状态信号 3.4.8. TX和RX PMA和内核接口FIFO信号 3.4.9. PMA Avalon® 存储器映射接口信号 3.4.10. PMA Avalon® 存储器映射接口信号
3.4.10. PMA Avalon® 存储器映射接口信号 x
3.4.10.1. 数据路径存储器映射的 Avalon® 接口数量和每个接口的附加地址比特
3.5. PMA和FEC模式PHY TX和RX数据路径的比特映射 x
3.5.1. 并行数据映射信息 3.5.2. 不同配置的TX和RX并行数据映射信息 3.5.3. PMA Width = 8, 10, 16, 20, 32 (X=1)的TX并行数据的示例 3.5.4. PMA Width = 64 (X=2)的TX并行数据的示例 3.5.5. FEC Direct模式的PMA Width = 64 (X=2)的TX并行数据的示例
3.5.2. 不同配置的TX和RX并行数据映射信息 x
3.5.2.1. 不同配置的SATA协议模式的TX并行数据映射信息
3.6. 时钟 x
3.6.1. 时钟端口 3.6.2. 推荐的tx/rx_coreclkin连接和tx/rx_clkout2源 3.6.3. tx/rx_coreclkin、tx/rx_clkout和tx/rx_clkout2的端口宽度和推荐的连接 3.6.4. FGT PMA小数模式 3.6.5. FGT RX CDR时钟输出
3.6.5. FGT RX CDR时钟输出 x
3.6.5.1. 动态配置FGT RX CDR时钟输出
3.7. 自定义节奏生成端口和逻辑(Custom Cadence Generation Ports and Logic) x
3.7.1. 使能tx_cadence_slow_clk_locked端口 3.7.2. 速率匹配FIFO
3.8. 置位复位(Asserting Reset) x
3.8.1. 复位信号要求 3.8.2. 上电复位要求 3.8.3. 复位信号—模块级 3.8.4. 复位信号—描述 3.8.5. 状态信号—描述 3.8.6. 运行时复位序列—TX 3.8.7. 运行时复位序列—RX 3.8.8. 运行时复位序列—TX + RX 3.8.9. 运行时复位序列—带FEC的TX
3.8.8. 运行时复位序列—TX + RX x
3.8.8.1. 运行时复位序列大概持续时间
3.11. 配置寄存器 x
3.11.1. PMA和FEC Direct PHY Soft CSR寄存器映射 3.11.2. FHT PMA寄存器映射 3.11.3. FGT PMA寄存器映射 3.11.4. FEC寄存器映射 3.11.5. 通道偏移地址(Lane Offset Address) 3.11.6. 访问配置寄存器
3.11.6. 访问配置寄存器 x
3.11.6.1. 访问PMA和FEC Direct PHY Soft CSR寄存器 3.11.6.2. 访问FHT PMA寄存器 3.11.6.3. 访问FGT PMA寄存器
3.12. 可配置的Intel Quartus Prime软件设置 x
3.12.1. FHT PMA设置 3.12.2. FGT PMA设置
3.13. 配置F-Tile PMA/FEC Direct PHY Intel® FPGA IP用于硬件测试 x
3.13.1. 在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中使用Debug Endpoint接口 3.13.2. 使用JTAG to Avalon® Master Bridge Intel FPGA IP
3.13.1. 在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中使用Debug Endpoint接口 x
3.13.1.1. Debug Endpoint Avalon® 接口的RTL连接示例
3.13.2. 使用JTAG to Avalon® Master Bridge Intel FPGA IP x
3.13.2.1. JTAG to Avalon® Master Bridge Intel IP的RTL连接示例
3.14. 使用 Avalon® 存储器映射接口的硬件配置 x
3.14.1. FHT PMA 3.14.2. FGT PMA
3.14.1. FHT PMA x
3.14.1.1. 使能环回(Enabling Loopback) 3.14.1.2. 使能PRBS生成器和验证器 3.14.1.3. TX均衡器设置 3.14.1.4. TX错误注入(TX Error Injection) 3.14.1.5. RX重新收敛(RX Reconvergence) 3.14.1.6. 保留未使用的通道
3.14.2. FGT PMA x
3.14.2.1. 直接寄存器方法(Direct Register Method) 3.14.2.2. FGT属性访问方法(FGT Attribute Access Method)
3.14.2.1. 直接寄存器方法(Direct Register Method) x
3.14.2.1.1. 直接寄存器方法示例
3.14.2.2. FGT属性访问方法(FGT Attribute Access Method) x
3.14.2.2.1. FGT属性访问方法示例1 (FGT Attribute Access Method Example 1) 3.14.2.2.2. FGT属性访问方法示例2 (FGT Attribute Access Method Example 2) 3.14.2.2.3. FGT属性访问方法示例3 (FGT Attribute Access Method Example 3)
4. 实现F-Tile Reference and System PLL Clocks Intel® FPGA IP x
4.1. IP参数 4.2. IP端口列表 4.3. System PLL - System PLL的模式，参考时钟和输出频率 4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP使用的指导原则 4.5. Refclk #i is Active At and After Device Configuration功能的指导原则
4.5. Refclk #i is Active At and After Device Configuration功能的指导原则 x
4.5.1. 系统PLL参考时钟的指导原则 4.5.2. FGT参考时钟指南
5. F-Tile PMA/FEC Direct PHY设计实现 x
5.1. 实现F-Tile PMA/FEC Direct PHY设计 5.2. 例化F-Tile PMA/FEC Direct PHY Intel® FPGA IP 5.3. 在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中实现一个RS-FEC Direct设计 5.4. 例化F-Tile Reference and System PLL Clocks Intel® FPGA IP 5.5. 使能自定义节奏生成端口和逻辑(Enabling Custom Cadence Generation Ports and Logic) 5.6. 连接F-Tile PMA/FEC Direct PHY设计IP 5.7. 仿真F-Tile PMA/FEC Direct PHY设计 5.8. F-Tile接口规划
5.2. 例化F-Tile PMA/FEC Direct PHY Intel® FPGA IP x
5.2.1. 设置常规和通用数据路径选项(General and Common Datapath Options) 5.2.2. 设置TX数据路径选项 5.2.3. 设置RX数据路径选项
5.7. 仿真F-Tile PMA/FEC Direct PHY设计 x
5.7.1. 仿真中的PAM4编码方案
5.8. F-Tile接口规划 x
5.8.1. F-Tile Interface Planner用法示例
6. 受支持的工具 x
6.1. F-Tile Channel Placement Tool (F-Tile通道布局工具) 6.2. F-Tile PMA and FEC Direct Port Mapping Calculator 6.3. F-Tile Clocking and Datapath Tool 6.4. F-Tile TX Equalizer Tool
7. 调试F-Tile收发器链路 x
7.1. F-Tile收发器工具套件GUI 7.2. F-Tile收发器调试流程演练 7.3. 收发器工具套件参数设置 7.4. 常见错误疑难解答 7.5. Transceiver Toolkit脚本
7.1. F-Tile收发器工具套件GUI x
7.1.1. Collection视图
7.2. F-Tile收发器调试流程演练 x
7.2.1. 修改设计以使能F-Tile收发器调试 7.2.2. 将设计编程到Intel FPGA中 7.2.3. 将设计加载到收发器工具套件中 7.2.4. 创建收发器链路 7.2.5. 运行BER测试 7.2.6. 运行Eye Viewer测试 7.2.7. 运行链路优化测试 7.2.8. 检查FEC统计数据 7.2.9. 垂直浴缸曲线测量(VBCM)数据
7.5. Transceiver Toolkit脚本 x
7.5.1. 受支持的收发器工具套件脚本 7.5.2. 修改脚本 7.5.3. 脚本执行 7.5.4. Tcl Console中的结果示例
A. 附录 x
A.1. F-Tile产品版本和固件OPN A.2. OSC_CLK_1 QSF Assignment要求
1. F-Tile概述
2. F-Tile架构
3. 实现F-Tile PMA/FEC Direct PHY Intel® FPGA IP
4. 实现F-Tile Reference and System PLL Clocks Intel® FPGA IP
5. F-Tile PMA/FEC Direct PHY设计实现
6. 受支持的工具
7. 调试F-Tile收发器链路
8. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南归档
9. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南的文档修订历史
A. 附录

3.3.2.1. TX PMA接口参数

图 64. TX PMA接口参数
表 31.  TX PMA接口参数
参数 值 说明
TX PMA Interface Parameters
TX PMA interface FIFO mode

Phase Compensation

Elastic

选择TX PMA Interface FIFO模式。默认值为Elastic。
Enable tx_pmaif_fifo_empty port On/Off 使能用于指示TX PMA Interface FIFO的空状态的端口。默认值为Off。
Enable tx_pmaif_fifo_pfull port On/Off 使能用于指示TX PMA Interface FIFO的部分满状态的端口。默认值为Off。
TX Core Interface Parameters
Enable custom cadence generation ports and logic On/Off 使能可选的定制节奏生成(CCG)逻辑和端口(tx_cadence, tx_cadence_fast_clk, tx_cadence_slow_clk)。当Datapath clocking mode设置为System PLL时，可以使能CCG逻辑。默认值为Off。请参考自定义节奏生成端口和逻辑(Custom Cadence Generation Ports and Logic)。
Enable tx_cadence_slow_clk_locked port On/Off

如果tx_cadence_slow_clk不是直接来自TX PLL (word clock/bond clock/user clock)，而是来自其他时钟源，那么您必须在参数编辑器中开启tx_cadence_slow_clk_locked端口选项。tx_cadence_slow_clk_locked必须由用于慢时钟的其他PLL源的PLL锁定输出进行驱动。默认值为Off。

TX core interface FIFO mode

Phase Compensation

Elastic

指定TX Core Interface FIFO的模式。默认值为Phase Compensation。仅支持Elastic FIFO用于PMA Clocking模式。
TX Tile Interface FIFO mode

Phase Compensation

Register

指定TX Tile Interface FIFO的模式。默认值为Phase Compensation。
Enable TX double width transfer

On/Off

 使能双宽度TX数据传输模式。在此模式下，可通过半速率时钟对内核逻辑提供时钟。默认值为Off。
TX core interface FIFO partially full threshold 10 指定TX Core Interface FIFO的部分满阈值(partially full threshold)。默认值为10。
TX core interface FIFO partially empty threshold 2 指定TX Core Interface FIFO的部分空阈值(partially empty threshold)。默认值为2。
Enable tx_fifo_full port On/Off 使能可选的tx_fifo_full状态输出端口。当TX core FIFO已达到满阈值时，此信号进行指示。此信号与tx_clkout同步。默认值为Off。
Enable tx_fifo_empty port On/Off 使能可选的tx_fifo_empty状态输出端口。当TX core FIFO已达到空阈值时，此信号进行指示。此信号与tx_clkout同步。默认值为Off。
Enable tx_fifo_pfull port On/Off 使能可选的tx_fifo_pfull状态输出端口。当TX core FIFO已达到指定的部分满阈值时，此信号进行指示。默认值为Off。
Enable tx_fifo_pempty port On/Off 使能可选的tx_fifo_pempty状态输出端口。当TX core FIFO已达到指定的部分空阈值时，此信号进行指示。默认值为Off。
Enable tx_dll_lock port On/Off 使能可选的tx_dll_lock状态输出端口。当内核接口FIFO处于弹性模式下时要对此信号进行监控，然后在置位内核接口FIFO的写使能比特之前要等待tx_dll_lock端口置位。当TX DLL被锁定以进行数据传输时，此信号进行指示。默认值为Off。关于写使能比特的信息，请参考不同配置的TX和RX并行数据映射信息。
TX Clock Options
Selected tx_clkout clock source

Word Clock

Bond Clock

User Clock 1

User Clock 2

Sys PLL Clock

Sys PLL Clock Div2

指定tx_clkout输出端口源。默认值为Sys PLL Clock Div2。
Frequency of tx_clkout Output 根据tx_clkout源选择显示tx_clkout频率(MHz)。
Frequency of tx_clkout2 Output 根据tx_clkout2源选择和tx_clkout2时钟分频因子显示tx_clkout2的频率(MHz)。
Enable tx_clkout2 port On/Off 使能可选的tx_clkout2输出时钟。默认值为Off。
Selected tx_clkout2 clock source

Word Clock

Bond Clock

User Clock 1

User Clock 2

Sys PLL Clock

Sys PLL Clock Div2

指定tx_clkout2输出端口源。默认值为Word Clock。
tx_clkout2 clock div by 1, 2, 4 选择将tx_clkout2输出端口源分频的tx_clkout2分频器设置。默认值为1。
Selected tx_coreclkin clock network

Dedicated Clock

Global Clock

指定用于将时钟信号布线到tx_coreclkin端口的时钟网络类型。专用时钟支持FPGA架构和F-tile接口之间更高的最大频率。Dedicated Clock线的数量是有限的。默认值为Dedicated Clock。
二级标题