F-Tile体系结构和PMA和FEC Direct PHY IP用户指南

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ID 683872
日期 1/24/2024
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1. F-Tile概述 2. F-Tile架构 3. 实现F-Tile PMA/FEC Direct PHY Intel® FPGA IP 4. 实现F-Tile Reference and System PLL Clocks Intel® FPGA IP 5. F-Tile PMA/FEC Direct PHY设计实现 6. 受支持的工具 7. 调试F-Tile收发器链路 8. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南归档 9. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南的文档修订历史 A. 附录
2. F-Tile架构 x
2.1. F-Tile构建模块 2.2. F-Tile布局规则 2.3. PMA架构 2.4. 时钟架构
2.1. F-Tile构建模块 x
2.1.1. FHT和FGT PMA 2.1.2. 400G硬核IP和200G硬核IP 2.1.3. PMA数据速率 2.1.4. FEC架构 2.1.5. PCIe* 硬核IP 2.1.6. 绑定架构(Bonding Architecture) 2.1.7. 去偏斜逻辑(Deskew Logic) 2.1.8. 嵌入式多晶片互连桥接(EMIB) 2.1.9. 用于Ethernet的IEEE 1588精确时间协议 2.1.10. 时钟网络 2.1.11. 重配置接口
2.2. F-Tile布局规则 x
2.2.1. PMA到分段映射(PMA-to-Fracture Mapping) 2.2.2. 确定哪个PMA映射到哪个分段(Fracture) 2.2.3. 硬核IP布局规则 2.2.4. IEEE 1588精确时间协议布局规则 2.2.5. 拓扑(Topologies) 2.2.6. FEC布局规则 2.2.7. 时钟规则和限制 2.2.8. 绑定布局规则 2.2.9. 保留未使用的PMA通道
2.2.1. PMA到分段映射(PMA-to-Fracture Mapping) x
2.2.1.1. FHT-PMA-to-400G-Hard-IP-Fracture映射 2.2.1.2. FGT-PMA-to-400G-Hard-IP-Fracture映射 2.2.1.3. FGT-PMA-to-200G-Hard-IP-Fracture映射
2.2.2. 确定哪个PMA映射到哪个分段(Fracture) x
2.2.2.1. 实现一个包含400G硬核IP和FHT的200GbE-4接口 2.2.2.2. 实现一个包含400G硬核IP和FHT的200GbE-2接口 2.2.2.3. 实现一个包含400G硬核IP和FHT的100GbE-1接口 2.2.2.4. 实现一个包含400G硬核IP和FGT的100GbE-4接口 2.2.2.5. 实现一个包含200G硬核IP和FGT的10GbE-1接口 2.2.2.6. 实现三个包含400G硬核IP和FHT的25GbE-1接口 2.2.2.7. 实现包含400G硬核IP和FHT的一个50GbE-1和两个25GbE-1接口 2.2.2.8. 实现包含400G硬核IP和FHT的一个100GbE-1和两个25GbE-1接口 2.2.2.9. 实现包含400G硬核IP和FHT的两个100GbE-1和一个25GbE-1接口 2.2.2.10. 实现包含400G硬核IP和FHT的100GbE-1、100GbE-2和50GbE-1接口
2.2.5. 拓扑(Topologies) x
2.2.5.1. Topology 5: 400G Hard IP (FHT) + 200G Hard IP (FGT) 示例 2.2.5.2. Topology 6a：混合收发器模式的400G Hard IP示例 2.2.5.3. Topology 14: 1x PCIe x4 + 400G Hard IP (FGT) with PTP 示例
2.2.8. 绑定布局规则 x
2.2.8.1. 绑定通道用例1 2.2.8.2. 绑定通道用例2
2.3. PMA架构 x
2.3.1. FHT PMA架构 2.3.2. FGT PMA架构
2.3.1. FHT PMA架构 x
2.3.1.1. FHT发送器PMA架构 2.3.1.2. FHT接收器PMA架构 2.3.1.3. FHT PMA环回模式
2.3.1.1. FHT发送器PMA架构 x
2.3.1.1.1. FHT发送器缓冲器和相位发生器 2.3.1.1.2. FHT串化器 2.3.1.1.3. FHT格雷编码器和预编码器 2.3.1.1.4. FHT数据码型生成器和验证器
2.3.1.2. FHT接收器PMA架构 x
2.3.1.2.1. FHT接收器缓冲器和均衡器 2.3.1.2.2. CDR模块 2.3.1.2.3. FHT解串器
2.3.2. FGT PMA架构 x
2.3.2.1. FGT发送器PMA架构 2.3.2.2. FGT接收器PMA架构 2.3.2.3. FGT PMA调节 2.3.2.4. FGT PMA环回模式
2.3.2.1. FGT发送器PMA架构 x
2.3.2.1.1. FGT发送器缓冲器和相位发生器 2.3.2.1.2. FGT串化器 2.3.2.1.3. FGT格雷编码器和预编码器 2.3.2.1.4. FGT数据码型生成器和验证器
2.3.2.2. FGT接收器PMA架构 x
2.3.2.2.1. FGT接收器缓冲器和均衡器 2.3.2.2.2. 控制单元 2.3.2.2.3. FGT解串器
2.4. 时钟架构 x
2.4.1. 参考时钟网络 2.4.2. 数据路径时钟网络 2.4.3. 系统PLL 2.4.4. 数据路径时钟节奏(Datapath Clock Cadences)
2.4.1. 参考时钟网络 x
2.4.1.1. FHT参考时钟网络 2.4.1.2. FGT和系统PLL参考时钟网络 2.4.1.3. FGT主PLL配置
2.4.1.2. FGT和系统PLL参考时钟网络 x
2.4.1.2.1. FGT参考时钟接收器模拟前端
3. 实现F-Tile PMA/FEC Direct PHY Intel® FPGA IP x
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP概述 3.2. 使用F-Tile PMA/FEC Direct PHY Intel® FPGA IP进行设计 3.3. 配置IP 3.4. 信号和端口参考 3.5. PMA和FEC模式PHY TX和RX数据路径的比特映射 3.6. 时钟 3.7. 自定义节奏生成端口和逻辑(Custom Cadence Generation Ports and Logic) 3.8. 置位复位(Asserting Reset) 3.9. 绑定实现(Bonding Implementation) 3.10. 独立端口配置 3.11. 配置寄存器 3.12. 可配置的Intel Quartus Prime软件设置 3.13. 配置F-Tile PMA/FEC Direct PHY Intel® FPGA IP用于硬件测试 3.14. 使用 Avalon® 存储器映射接口的硬件配置
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP概述 x
3.1.1. PMA Direct支持的模式 3.1.2. FEC Direct支持的模式 3.1.3. 不支持的PMA/FEC模式
3.2. 使用F-Tile PMA/FEC Direct PHY Intel® FPGA IP进行设计 x
3.2.1. 预置IP参数设置
3.3. 配置IP x
3.3.1. 常规和通用数据路径(General and Common Datapath)选项 3.3.2. TX数据路径选项 3.3.3. RX数据路径选项 3.3.4. RS-FEC (Reed Solomon Forward Error Correction)选项 3.3.5. Avalon® 存储器映射接口选项 3.3.6. 寄存器映射IP-XACT支持 3.3.7. 示例设计生成 3.3.8. 模拟参数选项
3.3.1. 常规和通用数据路径(General and Common Datapath)选项 x
3.3.1.1. SATA模式的FGT PMA配置规则
3.3.2. TX数据路径选项 x
3.3.2.1. TX PMA接口参数
3.3.3. RX数据路径选项 x
3.3.3.1. RX FGT PMA接口选项
3.4. 信号和端口参考 x
3.4.1. TX和RX并行和串行接口信号 3.4.2. TX和RX参考时钟和时钟输出接口信号 3.4.3. 复位信号 3.4.4. RS-FEC信号 3.4.5. 自定义节奏控制和状态信号 3.4.6. TX PMA控制信号 3.4.7. RX PMA状态信号 3.4.8. TX和RX PMA和内核接口FIFO信号 3.4.9. PMA Avalon® 存储器映射接口信号 3.4.10. PMA Avalon® 存储器映射接口信号
3.4.10. PMA Avalon® 存储器映射接口信号 x
3.4.10.1. 数据路径存储器映射的 Avalon® 接口数量和每个接口的附加地址比特
3.5. PMA和FEC模式PHY TX和RX数据路径的比特映射 x
3.5.1. 并行数据映射信息 3.5.2. 不同配置的TX和RX并行数据映射信息 3.5.3. PMA Width = 8, 10, 16, 20, 32 (X=1)的TX并行数据的示例 3.5.4. PMA Width = 64 (X=2)的TX并行数据的示例 3.5.5. FEC Direct模式的PMA Width = 64 (X=2)的TX并行数据的示例
3.5.2. 不同配置的TX和RX并行数据映射信息 x
3.5.2.1. 不同配置的SATA协议模式的TX并行数据映射信息
3.6. 时钟 x
3.6.1. 时钟端口 3.6.2. 推荐的tx/rx_coreclkin连接和tx/rx_clkout2源 3.6.3. tx/rx_coreclkin、tx/rx_clkout和tx/rx_clkout2的端口宽度和推荐的连接 3.6.4. FGT PMA小数模式 在小数模式下调整k计数器值 3.6.5. FGT RX CDR时钟输出
3.6.5. FGT RX CDR时钟输出 x
3.6.5.1. 动态配置FGT RX CDR时钟输出
3.7. 自定义节奏生成端口和逻辑(Custom Cadence Generation Ports and Logic) x
3.7.1. 使能tx_cadence_slow_clk_locked端口 3.7.2. 速率匹配FIFO
3.8. 置位复位(Asserting Reset) x
3.8.1. 复位信号要求 3.8.2. 上电复位要求 3.8.3. 复位信号—模块级 3.8.4. 复位信号—描述 3.8.5. 状态信号—描述 3.8.6. 运行时复位序列—TX 3.8.7. 运行时复位序列—RX 3.8.8. 运行时复位序列—TX + RX 3.8.9. 运行时复位序列—带FEC的TX
3.8.8. 运行时复位序列—TX + RX x
3.8.8.1. 运行时复位序列大概持续时间
3.11. 配置寄存器 x
3.11.1. PMA和FEC Direct PHY Soft CSR寄存器映射 3.11.2. FHT PMA寄存器映射 3.11.3. FGT PMA寄存器映射 3.11.4. FEC寄存器映射 3.11.5. 通道偏移地址(Lane Offset Address) 3.11.6. 访问配置寄存器
3.11.6. 访问配置寄存器 x
3.11.6.1. 访问PMA和FEC Direct PHY Soft CSR寄存器 3.11.6.2. 访问FHT PMA寄存器 3.11.6.3. 访问FGT PMA寄存器
3.12. 可配置的Intel Quartus Prime软件设置 x
3.12.1. FHT PMA设置 3.12.2. FGT PMA设置
3.13. 配置F-Tile PMA/FEC Direct PHY Intel® FPGA IP用于硬件测试 x
3.13.1. 在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中使用Debug Endpoint接口 3.13.2. 使用JTAG to Avalon® Master Bridge Intel FPGA IP
3.13.1. 在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中使用Debug Endpoint接口 x
3.13.1.1. Debug Endpoint Avalon® 接口的RTL连接示例
3.13.2. 使用JTAG to Avalon® Master Bridge Intel FPGA IP x
3.13.2.1. JTAG to Avalon® Master Bridge Intel IP的RTL连接示例
3.14. 使用 Avalon® 存储器映射接口的硬件配置 x
3.14.1. FHT PMA 3.14.2. FGT PMA
3.14.1. FHT PMA x
3.14.1.1. 使能环回(Enabling Loopback) 3.14.1.2. 使能PRBS生成器和验证器 3.14.1.3. TX均衡器设置 3.14.1.4. TX错误注入(TX Error Injection) 3.14.1.5. RX重新收敛(RX Reconvergence) 3.14.1.6. 保留未使用的通道
3.14.2. FGT PMA x
3.14.2.1. 直接寄存器方法(Direct Register Method) 3.14.2.2. FGT属性访问方法(FGT Attribute Access Method)
3.14.2.1. 直接寄存器方法(Direct Register Method) x
3.14.2.1.1. 直接寄存器方法示例
3.14.2.2. FGT属性访问方法(FGT Attribute Access Method) x
3.14.2.2.1. FGT属性访问方法示例1 (FGT Attribute Access Method Example 1) 3.14.2.2.2. FGT属性访问方法示例2 (FGT Attribute Access Method Example 2) 3.14.2.2.3. FGT属性访问方法示例3 (FGT Attribute Access Method Example 3)
4. 实现F-Tile Reference and System PLL Clocks Intel® FPGA IP x
4.1. IP参数 4.2. IP端口列表 4.3. System PLL - System PLL的模式，参考时钟和输出频率 4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP使用的指导原则 4.5. Refclk #i is Active At and After Device Configuration功能的指导原则
4.5. Refclk #i is Active At and After Device Configuration功能的指导原则 x
4.5.1. 系统PLL参考时钟的指导原则 4.5.2. FGT参考时钟指南
5. F-Tile PMA/FEC Direct PHY设计实现 x
5.1. 实现F-Tile PMA/FEC Direct PHY设计 5.2. 例化F-Tile PMA/FEC Direct PHY Intel® FPGA IP 5.3. 在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中实现一个RS-FEC Direct设计 5.4. 例化F-Tile Reference and System PLL Clocks Intel® FPGA IP 5.5. 使能自定义节奏生成端口和逻辑(Enabling Custom Cadence Generation Ports and Logic) 5.6. 连接F-Tile PMA/FEC Direct PHY设计IP 5.7. 仿真F-Tile PMA/FEC Direct PHY设计 5.8. F-Tile接口规划
5.2. 例化F-Tile PMA/FEC Direct PHY Intel® FPGA IP x
5.2.1. 设置常规和通用数据路径选项(General and Common Datapath Options) 5.2.2. 设置TX数据路径选项 5.2.3. 设置RX数据路径选项
5.7. 仿真F-Tile PMA/FEC Direct PHY设计 x
5.7.1. 仿真中的PAM4编码方案
5.8. F-Tile接口规划 x
5.8.1. F-Tile Interface Planner用法示例
6. 受支持的工具 x
6.1. F-Tile Channel Placement Tool (F-Tile通道布局工具) 6.2. F-Tile PMA and FEC Direct Port Mapping Calculator 6.3. F-Tile Clocking and Datapath Tool 6.4. F-Tile TX Equalizer Tool
7. 调试F-Tile收发器链路 x
7.1. F-Tile收发器工具套件GUI 7.2. F-Tile收发器调试流程演练 7.3. 收发器工具套件参数设置 7.4. 常见错误疑难解答 7.5. Transceiver Toolkit脚本
7.1. F-Tile收发器工具套件GUI x
7.1.1. Collection视图
7.2. F-Tile收发器调试流程演练 x
7.2.1. 修改设计以使能F-Tile收发器调试 7.2.2. 将设计编程到Intel FPGA中 7.2.3. 将设计加载到收发器工具套件中 7.2.4. 创建收发器链路 7.2.5. 运行BER测试 7.2.6. 运行Eye Viewer测试 7.2.7. 运行链路优化测试 7.2.8. 检查FEC统计数据 7.2.9. 垂直浴缸曲线测量(VBCM)数据
7.5. Transceiver Toolkit脚本 x
7.5.1. 受支持的收发器工具套件脚本 7.5.2. 修改脚本 7.5.3. 脚本执行 7.5.4. Tcl Console中的结果示例
A. 附录 x
A.1. F-Tile产品版本和固件OPN A.2. OSC_CLK_1 QSF Assignment要求
1. F-Tile概述
2. F-Tile架构
3. 实现F-Tile PMA/FEC Direct PHY Intel® FPGA IP
4. 实现F-Tile Reference and System PLL Clocks Intel® FPGA IP
5. F-Tile PMA/FEC Direct PHY设计实现
6. 受支持的工具
7. 调试F-Tile收发器链路
8. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南归档
9. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南的文档修订历史
A. 附录

3.6.4. FGT PMA小数模式

对于给定的数据速率，下拉菜单列出了支持的整数模式参考时钟频率。对于给定的数据速率，如果下拉菜单中未列出所需的参考时钟频率，您可以选择其中一个支持的整数模式参考时钟频率或者使能小数模式。

  • 当使能小数模式时，英特尔建议使用141 MHz参考时钟频率来最大化所有OTN/SDI/CPRI速率上的PLL支线的距离。

  • VCO frequency (MHz) = (M + k/2^22) * N * L * refclk frequency (MHz)

    当输入小数PLL参考时钟频率时，IP GUI会在System Messages选项卡中显示VCO、M、N、L、k值，如下图所示。

  • 对于给定的数据速率，如果您需要在运行时动态配置k计数器，那么您必须使能小数模式。
图 81. System Messages选项卡中的Fractional Settings示例

FGT PMA支持以下PMA模式中的小数模式(fractional mode)：

表 77.  FGT PMA对小数模式的支持
PMA模式 小数模式支持
TX simplex TX FGT PLL支持TX单工中的小数模式。如要使能此功能，需要在参数编辑器中对PMA mode选择TX simplex选项，然后开启Enable TX FGT PLL fractional mode。TX PLL小数计数器的值会自动计算所选的参考时钟频率。您可以将TX Simplex小数模式置于16个FGT TX PMA中的任何一个上。
注： 在RX单工中，FGT PMA不支持小数模式。
Duplex Duplex PMA模式下的FGT PMA支持小数模式。如要使能duplex PMA模式下的小数模式， 需要在参数编辑器中对PMA mode选择Duplex选项，对Number of PMA lanes最多可选择16，然后开启Enable TX FGT PLL fractional mode选项。
  • 在Duplex小数模式中，每个TX PLL的输出都用作对应RX CDR的参考时钟。每个TX PLL均配置为小数模式。
  • RX CDR不需要单独的参考时钟。TX PLL小数计数器值和RX CDR参考时钟频率会自动计算所选的参考时钟频率。您可以保持rx_cdr_refclk_link端口处于断开状态， 此端口在IP core中从内部接地。
  • 您可以将双工小数模式(duplex fractional mode)置于16个FGT PMA中的任何一个上。
Primary PLL configuration 若要使能包含主PLL配置的小数模式，需要在参数编辑器中对PMA mode选择Duplex选项，对Number of PMA lanes选择2或4，然后开启Enable TX FGT PLL fractional mode和Enable TX FGT PLL cascade mode选项。
  • 在主PLL配置中，一条通道的TX PLL处于小数模式下，并且用作四元组(quad)内其他通道(在整数模式中配置)的本地CDR和TX PLL和RX CDR模块的参考时钟源。
  • 当PMA通道的数量选择为6、8、12或16时，不支持主PLL配置。
  • 您可以将包含2个PMA通道的主PLL配置放置在任何四元组(quad)的FGT PMA Lane 1和0(同一四元组)上，Lane 1为主通道(primary)，或者放置在任何四元组(quad)的FGT PMA Lane 3和2(同一四元组)上，Lane 3为主通道(primary)。
  • 您可以将包含4个PMA通道的主PLL配置放置在任何四元组(quad)的FGT PMA Lane 3、2、1和0(同一四元组)上，Lane 3为主通道(primary)。
  • 当您将主PLL配置放置在Quad 2时，您不能将参考时钟[8](可被Quad2访问)配置成输出来提供RX恢复时钟。
  • 当您将主PLL配置放置在Quad 3中时，您不能将参考时钟[9](可被Quad3访问)配置成输出来提供RX恢复时钟。
注： 请参考F-tile架构用户指南中的FGT PLL配置来了解更多信息。

在小数模式下调整k计数器值

对于包含1、2或4个PMA通道的设计，您可以在小数模式下配置FGT PMA，少量调整频率和数据速率，从而达到速率匹配的目的。
  • 当PMA通道的数量为1时，开启Enable TX FGT PLL fractional mode，将PMA参考时钟频率设置成141 MHz，然后调整通道的k计数器值。
  • 当PMA通道的数量为2或4时，开启Enable TX FGT PLL fractional mode，开启Enable TX FGT PLL cascade mode，将PMA参考时钟频率设置为141 MHz，然后调整主通道的k计数器值。
为了满足OTN(光传输网络)和SDI(串行数字接口)的抖动规范，小数值的动态变化应该有以下限制：
  • 最大步长：2.5 ppm
  • 步长之间的最短持续时间：1 us
如果OTN或SDI抖动规范不适用于您的设计，而您又想在不失去锁定的情况下调整数据速率，那么小数值的动态变化应该有以下限制：
  • 最大步长：100 ppm
  • 步长之间的最短持续时间：未知
英特尔建议在获得稳定性能的前提下，尽可能延长持续时间。

每个FGT PMA都有一个包含k计数器的Avalon存储器映射接口寄存器。 k计数器/ 2^22就是反馈计数器的小数值K。 小数值K加上M计数器值就是总反馈计数器的总值，并且决定k计数器中的每个比特代表多少PPM。例如，k计数器中的LSB(最低有效位)代表PPM = (1 / 2^22) / (K+M) × (10^6)。

更改k计数器的步骤：

  1. 将k计数器更改为新值。
  2. 脉冲选通比特0 -> 1-> 0以锁定新的k计数器。

每个FGT PMA包含3个PLL；慢速、中速和快速。FGT PMA被组织在四元组(quad)中。k计数器和选通比特Avalon存储器映射接口寄存器地址取决于四元组中的收发器位置和使用了哪个PLL(慢速、中速和快速)，如下表所示。

表 78.  FGT PMA小数k计数器和选通寄存器地址
四元组(quad)中的通道位置 PLL 小数k计数器寄存器 选通寄存器
0 Slow 0x44000[30:9] 0x4400C[17]
Medium 0x44100[30:9] 0x4410C[17]
Fast 0x44200[30:9] 0x4420C[17]
1 Slow 0x4C000[30:9] 0x4C00C[17]
Medium 0x4C100[30:9] 0x4C10C[17]
Fast 0x4C200[30:9] 0x4C20C[17]
2 Slow 0x54000[30:9] 0x5r00C[17]
Medium 0x54100[30:9] 0x5410C[17]
Fast 0x54200[30:9] 0x5420C[17]
3 Slow 0x5C000[30:9] 0x5C00C[17]
Medium 0x5C100[30:9] 0x5C10C[17]
Fast 0x5C200[30:9] 0x5C20C[17]
如下图所示，您可以在Intel Quartus Prime Pro Edition软件生成的<design_name>.syn.rpt中看到所选的收发器位置和PLL。
图 82.  Intel Quartus Prime Pro Edition软件综合编译结果样例 
; z1577a_u_ux_quad_3__ux3_synth_lc_med_en         ; enable                                   ; String        ;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_f_out_hz           ; 0000000001010110011011010011111010000000 ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_f_pfd_hz           ; 0000000000000000000000000000000000000000 ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_f_ref_hz           ; 0000000000001000110110011110111000100000 ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_f_rx_postdiv_hz    ; 0000000000010001010010010000110010000000 ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_f_tx_postdiv_hz    ; 0000000000000110111010100000010100000000 ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_f_vco_hz           ; 0000001010110011011010011111010000000000 ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_fractional_en      ; enable                                   ; String         ;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_k_counter          ; 0000111010100111001110                   ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_l_counter          ; 001000                                   ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_m_counter          ; 000100111                                ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_n_counter          ; 000001                                   ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_powerdown_mode     ; false                                    ; String         ;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_primary_use        ; ux3_synth_lc_med_primary_use_disabled    ; String         ;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_rx_postdiv_counter ; 00101000                                 ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_tx_postdiv_counter ; 01100100                                 ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_tx_postdiv_fractional_en ; disable                            ; String         ;
在上面显示的编译结果样例中，FGT PMA放置在quad 3中，使用了channel 3和medium PLL。M计数器是39 (000100111)，标称K值是0.057 (0000111010100111001110/2^22)。k计数器中的LSB代表6 ppb (十亿分之一) (1/2^22/39.057)。k计数器寄存器地址是0x5C100[30:9]，选通寄存器比特地址是0x5C10C[17]。
二级标题