F-Tile体系结构和PMA和FEC Direct PHY IP用户指南

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ID 683872
日期 1/24/2024
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1. F-Tile概述 2. F-Tile架构 3. 实现F-Tile PMA/FEC Direct PHY Intel® FPGA IP 4. 实现F-Tile Reference and System PLL Clocks Intel® FPGA IP 5. F-Tile PMA/FEC Direct PHY设计实现 6. 受支持的工具 7. 调试F-Tile收发器链路 8. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南归档 9. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南的文档修订历史 A. 附录
2. F-Tile架构 x
2.1. F-Tile构建模块 2.2. F-Tile布局规则 2.3. PMA架构 2.4. 时钟架构
2.1. F-Tile构建模块 x
2.1.1. FHT和FGT PMA 2.1.2. 400G硬核IP和200G硬核IP 2.1.3. PMA数据速率 2.1.4. FEC架构 2.1.5. PCIe* 硬核IP 2.1.6. 绑定架构(Bonding Architecture) 2.1.7. 去偏斜逻辑(Deskew Logic) 2.1.8. 嵌入式多晶片互连桥接(EMIB) 2.1.9. 用于Ethernet的IEEE 1588精确时间协议 2.1.10. 时钟网络 2.1.11. 重配置接口
2.2. F-Tile布局规则 x
2.2.1. PMA到分段映射(PMA-to-Fracture Mapping) 2.2.2. 确定哪个PMA映射到哪个分段(Fracture) 2.2.3. 硬核IP布局规则 2.2.4. IEEE 1588精确时间协议布局规则 2.2.5. 拓扑(Topologies) 2.2.6. FEC布局规则 2.2.7. 时钟规则和限制 2.2.8. 绑定布局规则 2.2.9. 保留未使用的PMA通道
2.2.1. PMA到分段映射(PMA-to-Fracture Mapping) x
2.2.1.1. FHT-PMA-to-400G-Hard-IP-Fracture映射 2.2.1.2. FGT-PMA-to-400G-Hard-IP-Fracture映射 2.2.1.3. FGT-PMA-to-200G-Hard-IP-Fracture映射
2.2.2. 确定哪个PMA映射到哪个分段(Fracture) x
2.2.2.1. 实现一个包含400G硬核IP和FHT的200GbE-4接口 2.2.2.2. 实现一个包含400G硬核IP和FHT的200GbE-2接口 2.2.2.3. 实现一个包含400G硬核IP和FHT的100GbE-1接口 2.2.2.4. 实现一个包含400G硬核IP和FGT的100GbE-4接口 2.2.2.5. 实现一个包含200G硬核IP和FGT的10GbE-1接口 2.2.2.6. 实现三个包含400G硬核IP和FHT的25GbE-1接口 2.2.2.7. 实现包含400G硬核IP和FHT的一个50GbE-1和两个25GbE-1接口 2.2.2.8. 实现包含400G硬核IP和FHT的一个100GbE-1和两个25GbE-1接口 2.2.2.9. 实现包含400G硬核IP和FHT的两个100GbE-1和一个25GbE-1接口 2.2.2.10. 实现包含400G硬核IP和FHT的100GbE-1、100GbE-2和50GbE-1接口
2.2.5. 拓扑(Topologies) x
2.2.5.1. Topology 5: 400G Hard IP (FHT) + 200G Hard IP (FGT) 示例 2.2.5.2. Topology 6a：混合收发器模式的400G Hard IP示例 2.2.5.3. Topology 14: 1x PCIe x4 + 400G Hard IP (FGT) with PTP 示例
2.2.8. 绑定布局规则 x
2.2.8.1. 绑定通道用例1 2.2.8.2. 绑定通道用例2
2.3. PMA架构 x
2.3.1. FHT PMA架构 2.3.2. FGT PMA架构
2.3.1. FHT PMA架构 x
2.3.1.1. FHT发送器PMA架构 2.3.1.2. FHT接收器PMA架构 2.3.1.3. FHT PMA环回模式
2.3.1.1. FHT发送器PMA架构 x
2.3.1.1.1. FHT发送器缓冲器和相位发生器 2.3.1.1.2. FHT串化器 2.3.1.1.3. FHT格雷编码器和预编码器 2.3.1.1.4. FHT数据码型生成器和验证器
2.3.1.2. FHT接收器PMA架构 x
2.3.1.2.1. FHT接收器缓冲器和均衡器 2.3.1.2.2. CDR模块 2.3.1.2.3. FHT解串器
2.3.2. FGT PMA架构 x
2.3.2.1. FGT发送器PMA架构 2.3.2.2. FGT接收器PMA架构 2.3.2.3. FGT PMA调节 2.3.2.4. FGT PMA环回模式
2.3.2.1. FGT发送器PMA架构 x
2.3.2.1.1. FGT发送器缓冲器和相位发生器 2.3.2.1.2. FGT串化器 2.3.2.1.3. FGT格雷编码器和预编码器 2.3.2.1.4. FGT数据码型生成器和验证器
2.3.2.2. FGT接收器PMA架构 x
2.3.2.2.1. FGT接收器缓冲器和均衡器 2.3.2.2.2. 控制单元 2.3.2.2.3. FGT解串器
2.4. 时钟架构 x
2.4.1. 参考时钟网络 2.4.2. 数据路径时钟网络 2.4.3. 系统PLL 2.4.4. 数据路径时钟节奏(Datapath Clock Cadences)
2.4.1. 参考时钟网络 x
2.4.1.1. FHT参考时钟网络 2.4.1.2. FGT和系统PLL参考时钟网络 2.4.1.3. FGT主PLL配置
2.4.1.2. FGT和系统PLL参考时钟网络 x
2.4.1.2.1. FGT参考时钟接收器模拟前端
3. 实现F-Tile PMA/FEC Direct PHY Intel® FPGA IP x
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP概述 3.2. 使用F-Tile PMA/FEC Direct PHY Intel® FPGA IP进行设计 3.3. 配置IP 3.4. 信号和端口参考 3.5. PMA和FEC模式PHY TX和RX数据路径的比特映射 3.6. 时钟 3.7. 自定义节奏生成端口和逻辑(Custom Cadence Generation Ports and Logic) 3.8. 置位复位(Asserting Reset) 3.9. 绑定实现(Bonding Implementation) 3.10. 独立端口配置 3.11. 配置寄存器 3.12. 可配置的Intel Quartus Prime软件设置 3.13. 配置F-Tile PMA/FEC Direct PHY Intel® FPGA IP用于硬件测试 3.14. 使用 Avalon® 存储器映射接口的硬件配置
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP概述 x
3.1.1. PMA Direct支持的模式 3.1.2. FEC Direct支持的模式 3.1.3. 不支持的PMA/FEC模式
3.2. 使用F-Tile PMA/FEC Direct PHY Intel® FPGA IP进行设计 x
3.2.1. 预置IP参数设置
3.3. 配置IP x
3.3.1. 常规和通用数据路径(General and Common Datapath)选项 3.3.2. TX数据路径选项 3.3.3. RX数据路径选项 3.3.4. RS-FEC (Reed Solomon Forward Error Correction)选项 3.3.5. Avalon® 存储器映射接口选项 3.3.6. 寄存器映射IP-XACT支持 3.3.7. 示例设计生成 3.3.8. 模拟参数选项
3.3.1. 常规和通用数据路径(General and Common Datapath)选项 x
3.3.1.1. SATA模式的FGT PMA配置规则
3.3.2. TX数据路径选项 x
3.3.2.1. TX PMA接口参数
3.3.3. RX数据路径选项 x
3.3.3.1. RX FGT PMA接口选项
3.4. 信号和端口参考 x
3.4.1. TX和RX并行和串行接口信号 3.4.2. TX和RX参考时钟和时钟输出接口信号 3.4.3. 复位信号 3.4.4. RS-FEC信号 3.4.5. 自定义节奏控制和状态信号 3.4.6. TX PMA控制信号 3.4.7. RX PMA状态信号 3.4.8. TX和RX PMA和内核接口FIFO信号 3.4.9. PMA Avalon® 存储器映射接口信号 3.4.10. PMA Avalon® 存储器映射接口信号
3.4.10. PMA Avalon® 存储器映射接口信号 x
3.4.10.1. 数据路径存储器映射的 Avalon® 接口数量和每个接口的附加地址比特
3.5. PMA和FEC模式PHY TX和RX数据路径的比特映射 x
3.5.1. 并行数据映射信息 3.5.2. 不同配置的TX和RX并行数据映射信息 3.5.3. PMA Width = 8, 10, 16, 20, 32 (X=1)的TX并行数据的示例 3.5.4. PMA Width = 64 (X=2)的TX并行数据的示例 3.5.5. FEC Direct模式的PMA Width = 64 (X=2)的TX并行数据的示例
3.5.2. 不同配置的TX和RX并行数据映射信息 x
3.5.2.1. 不同配置的SATA协议模式的TX并行数据映射信息
3.6. 时钟 x
3.6.1. 时钟端口 3.6.2. 推荐的tx/rx_coreclkin连接和tx/rx_clkout2源 3.6.3. tx/rx_coreclkin、tx/rx_clkout和tx/rx_clkout2的端口宽度和推荐的连接 3.6.4. FGT PMA小数模式 3.6.5. FGT RX CDR时钟输出
3.6.5. FGT RX CDR时钟输出 x
3.6.5.1. 动态配置FGT RX CDR时钟输出
3.7. 自定义节奏生成端口和逻辑(Custom Cadence Generation Ports and Logic) x
3.7.1. 使能tx_cadence_slow_clk_locked端口 3.7.2. 速率匹配FIFO
3.8. 置位复位(Asserting Reset) x
3.8.1. 复位信号要求 3.8.2. 上电复位要求 3.8.3. 复位信号—模块级 3.8.4. 复位信号—描述 3.8.5. 状态信号—描述 3.8.6. 运行时复位序列—TX 3.8.7. 运行时复位序列—RX 3.8.8. 运行时复位序列—TX + RX 3.8.9. 运行时复位序列—带FEC的TX
3.8.8. 运行时复位序列—TX + RX x
3.8.8.1. 运行时复位序列大概持续时间
3.11. 配置寄存器 x
3.11.1. PMA和FEC Direct PHY Soft CSR寄存器映射 3.11.2. FHT PMA寄存器映射 3.11.3. FGT PMA寄存器映射 3.11.4. FEC寄存器映射 3.11.5. 通道偏移地址(Lane Offset Address) 3.11.6. 访问配置寄存器
3.11.6. 访问配置寄存器 x
3.11.6.1. 访问PMA和FEC Direct PHY Soft CSR寄存器 3.11.6.2. 访问FHT PMA寄存器 3.11.6.3. 访问FGT PMA寄存器
3.12. 可配置的Intel Quartus Prime软件设置 x
3.12.1. FHT PMA设置 3.12.2. FGT PMA设置
3.13. 配置F-Tile PMA/FEC Direct PHY Intel® FPGA IP用于硬件测试 x
3.13.1. 在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中使用Debug Endpoint接口 3.13.2. 使用JTAG to Avalon® Master Bridge Intel FPGA IP
3.13.1. 在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中使用Debug Endpoint接口 x
3.13.1.1. Debug Endpoint Avalon® 接口的RTL连接示例
3.13.2. 使用JTAG to Avalon® Master Bridge Intel FPGA IP x
3.13.2.1. JTAG to Avalon® Master Bridge Intel IP的RTL连接示例
3.14. 使用 Avalon® 存储器映射接口的硬件配置 x
3.14.1. FHT PMA 3.14.2. FGT PMA
3.14.1. FHT PMA x
3.14.1.1. 使能环回(Enabling Loopback) 3.14.1.2. 使能PRBS生成器和验证器 3.14.1.3. TX均衡器设置 3.14.1.4. TX错误注入(TX Error Injection) 3.14.1.5. RX重新收敛(RX Reconvergence) 3.14.1.6. 保留未使用的通道
3.14.2. FGT PMA x
3.14.2.1. 直接寄存器方法(Direct Register Method) 3.14.2.2. FGT属性访问方法(FGT Attribute Access Method)
3.14.2.1. 直接寄存器方法(Direct Register Method) x
3.14.2.1.1. 直接寄存器方法示例
3.14.2.2. FGT属性访问方法(FGT Attribute Access Method) x
3.14.2.2.1. FGT属性访问方法示例1 (FGT Attribute Access Method Example 1) 3.14.2.2.2. FGT属性访问方法示例2 (FGT Attribute Access Method Example 2) 3.14.2.2.3. FGT属性访问方法示例3 (FGT Attribute Access Method Example 3)
4. 实现F-Tile Reference and System PLL Clocks Intel® FPGA IP x
4.1. IP参数 4.2. IP端口列表 4.3. System PLL - System PLL的模式，参考时钟和输出频率 4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP使用的指导原则 4.5. Refclk #i is Active At and After Device Configuration功能的指导原则
4.5. Refclk #i is Active At and After Device Configuration功能的指导原则 x
4.5.1. 系统PLL参考时钟的指导原则 4.5.2. FGT参考时钟指南
5. F-Tile PMA/FEC Direct PHY设计实现 x
5.1. 实现F-Tile PMA/FEC Direct PHY设计 5.2. 例化F-Tile PMA/FEC Direct PHY Intel® FPGA IP 5.3. 在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中实现一个RS-FEC Direct设计 5.4. 例化F-Tile Reference and System PLL Clocks Intel® FPGA IP 5.5. 使能自定义节奏生成端口和逻辑(Enabling Custom Cadence Generation Ports and Logic) 5.6. 连接F-Tile PMA/FEC Direct PHY设计IP 5.7. 仿真F-Tile PMA/FEC Direct PHY设计 5.8. F-Tile接口规划
5.2. 例化F-Tile PMA/FEC Direct PHY Intel® FPGA IP x
5.2.1. 设置常规和通用数据路径选项(General and Common Datapath Options) 5.2.2. 设置TX数据路径选项 5.2.3. 设置RX数据路径选项
5.7. 仿真F-Tile PMA/FEC Direct PHY设计 x
5.7.1. 仿真中的PAM4编码方案
5.8. F-Tile接口规划 x
5.8.1. F-Tile Interface Planner用法示例
6. 受支持的工具 x
6.1. F-Tile Channel Placement Tool (F-Tile通道布局工具) 6.2. F-Tile PMA and FEC Direct Port Mapping Calculator 6.3. F-Tile Clocking and Datapath Tool 6.4. F-Tile TX Equalizer Tool
7. 调试F-Tile收发器链路 x
7.1. F-Tile收发器工具套件GUI 7.2. F-Tile收发器调试流程演练 7.3. 收发器工具套件参数设置 7.4. 常见错误疑难解答 7.5. Transceiver Toolkit脚本
7.1. F-Tile收发器工具套件GUI x
7.1.1. Collection视图
7.2. F-Tile收发器调试流程演练 x
7.2.1. 修改设计以使能F-Tile收发器调试 7.2.2. 将设计编程到Intel FPGA中 7.2.3. 将设计加载到收发器工具套件中 7.2.4. 创建收发器链路 7.2.5. 运行BER测试 7.2.6. 运行Eye Viewer测试 7.2.7. 运行链路优化测试 7.2.8. 检查FEC统计数据 7.2.9. 垂直浴缸曲线测量(VBCM)数据
7.5. Transceiver Toolkit脚本 x
7.5.1. 受支持的收发器工具套件脚本 7.5.2. 修改脚本 A. 对器件初始化和工具套件启动进行脚本修改 B. 修改脚本以运行BER和眼图测量测试 C. 修改脚本以运行自动扫描(Autosweep)测试 7.5.3. 脚本执行 7.5.4. Tcl Console中的结果示例
A. 附录 x
A.1. F-Tile产品版本和固件OPN A.2. OSC_CLK_1 QSF Assignment要求
1. F-Tile概述
2. F-Tile架构
3. 实现F-Tile PMA/FEC Direct PHY Intel® FPGA IP
4. 实现F-Tile Reference and System PLL Clocks Intel® FPGA IP
5. F-Tile PMA/FEC Direct PHY设计实现
6. 受支持的工具
7. 调试F-Tile收发器链路
8. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南归档
9. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南的文档修订历史
A. 附录

7.5.2. 修改脚本

脚本中有几个变量，例如：设置通道链路、PRBS模式、环回模式、BER测试持续时间和TX 均衡器设置，您必须根据设计配置对这些变量进行修改。您必须在运行测试之前在脚本中设置这些变量的值。以下步骤描述了为每个测试修改脚本的步骤：

A. 对器件初始化和工具套件启动进行脚本修改

您必须修改器件初始化脚本并更新JTAG链上的器件，然后指向您已编程的.sof。
  1. 在任意一个文本编辑器中打开device_initialization.tcl脚本。
  2. 对device_initialization.tcl脚本进行以下修改：
    set path <sof-file-path>
set result_dir <my_diretory>
set device_die_name <device-name>
下图显示了device_initialization.tcl脚本中的设置示例。
图 142. 器件初始化设置
注： 如果您使用的是Windows平台，那么请使用.sof文件名代替上面第2步中的sof文件路径。

B. 修改脚本以运行BER和眼图测量测试

请参考Transceiver Toolkit脚本表来对您所需的模式选择Transceiver Toolkit脚本。
  1. 根据您的设计模式选择脚本，然后在任意一个文本编辑器中打开。
  2. 对脚本作如下修改：
    • 如下所示，设置为1以使能您想要运行的测试：
      ############### Tests to run: 0 = bypass, 1 = run ############### 
set run_ber_test 1
set run_eye_test 0
    • 设置测试变量。在脚本中的link_test_parameters列表中，有6个您需要进行修改的主要变量：
      • TX logical channel (index 0)
      • RX logical channel (index 1)
      • PRBS pattern (index 2 and 3)
      • Loopback mode (index 4)
      • TX and RX PMA settings (index 5 to 11)
      • Eye measurement settings (index 12 to 15)
      注： 当前，Transceiver Toolkit仅支持RX PMA auto-adaptation模式。您可以将RX PMA settings保留为默认值。
      例如，您想要在TX channel 0与RX channel 0之间运行BER测试，那么需要将index 0和index 1都设置为0。您也可以在不同的物理通道位置中链接TX和RX通道。例如，若要将TX channel 0链接到RX channel 1，那么要将index 0设置为0，并将index 1设置为1。为了在不同的物理通道中链接TX和RX通道，您要确保通过环回电缆或板级上的卡有一个外部环回。一个link_test_parameters设置的示例如下所示： 
      ####################################################
###      Customize the test variable             ###
####################################################
# The list_test_parameters' indexing :
#   index 0 - TX Logical Channel
#   index 1 - RX Logical Channel
#   index 2 - TX PRBS Generator Pattern : 
#             PRBS7,PRBS9,PRBS10,PRBS13,PRBS15,PRBS23,PRBS28,
#              PRBS31,QPRBS13,PRBS13Q,PRBS31Q,SSPR,SSPR1,SSPRQ
#   index 3 - RX PRBS Checker Pattern : PRBS7,PRBS9,PRBS10,PRBS13,
#             PRBS15,PRBS23,PRBS28,PRBS31,QPRBS13,PRBS13Q,PRBS31Q,
#             SSPR,SSPR1,SSPRQ
#   index 4 - Loopback Mode : PMA TX to RX Buffer lbpk - "TX2RXBUF"
#                           ; PMA TX to RX parallel lpbk  - "TX2RXPAR" 
#                           ; PMA RX to TX parallel lpbk  - "RX2TXPAR"
#   index 5 - TX Pre-Tap 2  :  {0 to 7}  
#   index 6 - TX Pre-Tap 1  :  {0 to 15}  
#   index 7 - TX Main Tap   :  {0 to 46}    
#   index 8 - TX Post-Tap 1 :  {0 to 19}  
#   index 9 - RX High Freq VGA Gain  :  {0 to 127}  
#   index 10 - RX High Freq Boost  :  {0 to 63}  
#   index 11 - RX DFE Data Tap 1   :  {0 to 63}    
#   index 12 - Enabling the eye height test : Enable - "true"  ;
#                                             Disable - "false"
#   index 13 - Set the Bit Error Rate to measure Eye Height :
#              Min - 1.0E-1  Maximum - 1.0E-12 
#   index 14 - Enabling the eye width test :
#              Enable - "true"  ;  Disable - "false"
#   index 15 - Set the Bit Error Rate to measure Eye Width : 
#              Min - 1.0E-1 Maximum - 1.0E-12

set link_test_parameters {{0 0 "PRBS23" "PRBS23" "TX2RXBUF" "0" "0" "0" 
  "0" "0" "0" "0" "true"  "1.0E-4" "true" "1.0E-4"}
						  {1 1 "PRBS9"  "PRBS9"  "TX2RXBUF" "0" "0" "0"
  "0" "0" "0" "0" "true"  "1.0E-4" "true" "1.0E-4"}}
      注： 上面的示例仅描述了两个链路的设置。如果您想要为四个链路运行测试，那么您需要相应地在link_test_parameters列表中多添加两行。
    • 您必须根据最大错误比特数或BER测试持续时间来设置停止一个通道的BER测试的条件。以下代码显示了如何在6秒后停止BER测试，并每2秒显示一次链路状态的示例。 max_error_bits表示链路遇到的最大错误比特数。即使尚未达到6秒的最大运行时间，一旦达到最大错误比特数，测试也会停止。
      ############### Setup link run length ###########################
set max_error_bits 10 
set max_run_time_in_seconds 6
set checker_status_polling_interval_in_seconds 2

C. 修改脚本以运行自动扫描(Autosweep)测试

  1. 根据您的设计模式选择脚本并在任意一个文本编辑器中打开。
  2. 对脚本作如下修改：
    • 对TX和RX PMA扫描范围设置测试变量。在脚本中的link_test_parameters列表中，有7个您需要进行修改的主要变量：
      • TX logical channel (index 0)
      • RX logical channel (index 1)
      • PRBS pattern (index 2 and 3)
      • Loopback mode (index 4)
      • Input parameters (index 5 to 11)
      • Output metric (index 12 to 17)
      • BER test duration (index 18)
      例如，若要作为输出指标(output metric)添加BER，将index 12设置为值1，如下所示：
      ####################################################
###      Customize the test variable             ###
####################################################
# The list_test_parameters' indexing :
#   index 0 - TX Logical Channel
#   index 1 - RX Logical Channel
#   index 2 - TX PRBS Generator Pattern : PRBS7,PRBS9,PRBS10,PRBS13,
#             PRBS15,PRBS23,PRBS28,PRBS31,QPRBS13,PRBS13Q,PRBS31Q,
#             SSPR,SSPR1,SSPRQ
#   index 3 - RX PRBS Checker Pattern : PRBS7,PRBS9,PRBS10,PRBS13,
#             PRBS15,PRBS23,PRBS28,PRBS31,QPRBS13,PRBS13Q,PRBS31Q,
#             SSPR,SSPR1,SSPRQ
#   index 4 - Loopback Mode : PMA TX to RX Buffer lbpk - "TX2RXBUF"  
#                            ; PMA TX to RX parallel lpbk  - "TX2RXPAR" 
#                           ; PMA RX to TX parallel lpbk  - "RX2TXPAR"
#   index 5 - TX Pre-Tap 2  :  {0 to 7}  if you put like 0:5 it 
#             autosweeps the channel for each number start from 0 to 5
#   index 6 - TX Pre-Tap 1  :  {0 to 15}  
#   index 7 - TX Main Tap   :  {0 to 46}    0,1.5 0,5,6
#   index 8 - TX Post-Tap 1 :  {0 to 19}  
#   index 9 - RX High Freq VGA Gain  :  {0 to 127}  
#   index 10 - RX High Freq Boost  :  {0 to 63}  
#   index 11 - RX DFE Data Tap 1   :  {0 to 63}    
#   index 12 - Adding BER matric :  "1"  ;  Disable - "0"
#   index 13 - Adding total height measurement matric :
#              Enable - "1"  ;  Disable - "0"
#   index 14 - Adding eye width time matric :
#              Enable - "1"  ;  Disable - "0"
#   index 15 - Adding eye width UI matric : 
#              Enable - "1"  ;  Disable - "0"
#   index 16 - Extrapolarate Rate:
#              Min - 1E-1  ;  Max - 1E-12 
#   index 17 - Extrapolarate Width Rate: 
#              Min - 1E-1  ;  Max - 1E-12 
#   index 18 - BER test duration per case (seconds): Max 1E3

set link_test_parameters {{0 0 "PRBS23" "PRBS23" "TX2RXBUF" "0:0" 
"0:1" "0:1" "0:0" "0:0" "0:0" "0:0" "1" "0" "0" "0" "1e-4" "1e-4" "2" }
						  {1 1 "PRBS10" "PRBS10" "TX2RXBUF" "0:0" 
"0:1" "0:0" "0:0" "0:0" "0:0" "0:0" "1" "0" "0" "0" "1e-4" "1e-4" "2" }}
    • 您可以获取XML格式的自动扫描测试数据。下面显示的命令位于Autosweep脚本中，您可以将文件名和结果目录更改为您自己的文件名和目录。
      autosweep_get_data -outputfile <result-directory>/<file-name>.xml $autosweep_inst_id
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