F-Tile体系结构和PMA和FEC Direct PHY IP用户指南

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ID 683872
日期 1/24/2024
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1. F-Tile概述 2. F-Tile架构 3. 实现F-Tile PMA/FEC Direct PHY Intel® FPGA IP 4. 实现F-Tile Reference and System PLL Clocks Intel® FPGA IP 5. F-Tile PMA/FEC Direct PHY设计实现 6. 受支持的工具 7. 调试F-Tile收发器链路 8. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南归档 9. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南的文档修订历史 A. 附录
2. F-Tile架构 x
2.1. F-Tile构建模块 2.2. F-Tile布局规则 2.3. PMA架构 2.4. 时钟架构
2.1. F-Tile构建模块 x
2.1.1. FHT和FGT PMA 2.1.2. 400G硬核IP和200G硬核IP 2.1.3. PMA数据速率 2.1.4. FEC架构 2.1.5. PCIe* 硬核IP 2.1.6. 绑定架构(Bonding Architecture) 2.1.7. 去偏斜逻辑(Deskew Logic) 2.1.8. 嵌入式多晶片互连桥接(EMIB) 2.1.9. 用于Ethernet的IEEE 1588精确时间协议 2.1.10. 时钟网络 2.1.11. 重配置接口
2.2. F-Tile布局规则 x
2.2.1. PMA到分段映射(PMA-to-Fracture Mapping) 2.2.2. 确定哪个PMA映射到哪个分段(Fracture) 2.2.3. 硬核IP布局规则 2.2.4. IEEE 1588精确时间协议布局规则 2.2.5. 拓扑(Topologies) 2.2.6. FEC布局规则 2.2.7. 时钟规则和限制 2.2.8. 绑定布局规则 2.2.9. 保留未使用的PMA通道
2.2.1. PMA到分段映射(PMA-to-Fracture Mapping) x
2.2.1.1. FHT-PMA-to-400G-Hard-IP-Fracture映射 2.2.1.2. FGT-PMA-to-400G-Hard-IP-Fracture映射 2.2.1.3. FGT-PMA-to-200G-Hard-IP-Fracture映射
2.2.2. 确定哪个PMA映射到哪个分段(Fracture) x
2.2.2.1. 实现一个包含400G硬核IP和FHT的200GbE-4接口 2.2.2.2. 实现一个包含400G硬核IP和FHT的200GbE-2接口 2.2.2.3. 实现一个包含400G硬核IP和FHT的100GbE-1接口 2.2.2.4. 实现一个包含400G硬核IP和FGT的100GbE-4接口 2.2.2.5. 实现一个包含200G硬核IP和FGT的10GbE-1接口 2.2.2.6. 实现三个包含400G硬核IP和FHT的25GbE-1接口 2.2.2.7. 实现包含400G硬核IP和FHT的一个50GbE-1和两个25GbE-1接口 2.2.2.8. 实现包含400G硬核IP和FHT的一个100GbE-1和两个25GbE-1接口 2.2.2.9. 实现包含400G硬核IP和FHT的两个100GbE-1和一个25GbE-1接口 2.2.2.10. 实现包含400G硬核IP和FHT的100GbE-1、100GbE-2和50GbE-1接口
2.2.5. 拓扑(Topologies) x
2.2.5.1. Topology 5: 400G Hard IP (FHT) + 200G Hard IP (FGT) 示例 2.2.5.2. Topology 6a：混合收发器模式的400G Hard IP示例 2.2.5.3. Topology 14: 1x PCIe x4 + 400G Hard IP (FGT) with PTP 示例
2.2.8. 绑定布局规则 x
2.2.8.1. 绑定通道用例1 2.2.8.2. 绑定通道用例2
2.3. PMA架构 x
2.3.1. FHT PMA架构 2.3.2. FGT PMA架构
2.3.1. FHT PMA架构 x
2.3.1.1. FHT发送器PMA架构 2.3.1.2. FHT接收器PMA架构 2.3.1.3. FHT PMA环回模式
2.3.1.1. FHT发送器PMA架构 x
2.3.1.1.1. FHT发送器缓冲器和相位发生器 2.3.1.1.2. FHT串化器 2.3.1.1.3. FHT格雷编码器和预编码器 2.3.1.1.4. FHT数据码型生成器和验证器
2.3.1.2. FHT接收器PMA架构 x
2.3.1.2.1. FHT接收器缓冲器和均衡器 2.3.1.2.2. CDR模块 2.3.1.2.3. FHT解串器
2.3.2. FGT PMA架构 x
2.3.2.1. FGT发送器PMA架构 2.3.2.2. FGT接收器PMA架构 2.3.2.3. FGT PMA调节 2.3.2.4. FGT PMA环回模式
2.3.2.1. FGT发送器PMA架构 x
2.3.2.1.1. FGT发送器缓冲器和相位发生器 2.3.2.1.2. FGT串化器 2.3.2.1.3. FGT格雷编码器和预编码器 2.3.2.1.4. FGT数据码型生成器和验证器
2.3.2.2. FGT接收器PMA架构 x
2.3.2.2.1. FGT接收器缓冲器和均衡器 2.3.2.2.2. 控制单元 2.3.2.2.3. FGT解串器
2.4. 时钟架构 x
2.4.1. 参考时钟网络 2.4.2. 数据路径时钟网络 2.4.3. 系统PLL 2.4.4. 数据路径时钟节奏(Datapath Clock Cadences)
2.4.1. 参考时钟网络 x
2.4.1.1. FHT参考时钟网络 2.4.1.2. FGT和系统PLL参考时钟网络 2.4.1.3. FGT主PLL配置
2.4.1.2. FGT和系统PLL参考时钟网络 x
2.4.1.2.1. FGT参考时钟接收器模拟前端
3. 实现F-Tile PMA/FEC Direct PHY Intel® FPGA IP x
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP概述 3.2. 使用F-Tile PMA/FEC Direct PHY Intel® FPGA IP进行设计 3.3. 配置IP 3.4. 信号和端口参考 3.5. PMA和FEC模式PHY TX和RX数据路径的比特映射 3.6. 时钟 3.7. 自定义节奏生成端口和逻辑(Custom Cadence Generation Ports and Logic) 3.8. 置位复位(Asserting Reset) 3.9. 绑定实现(Bonding Implementation) 3.10. 独立端口配置 3.11. 配置寄存器 3.12. 可配置的Intel Quartus Prime软件设置 3.13. 配置F-Tile PMA/FEC Direct PHY Intel® FPGA IP用于硬件测试 3.14. 使用 Avalon® 存储器映射接口的硬件配置
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP概述 x
3.1.1. PMA Direct支持的模式 3.1.2. FEC Direct支持的模式 3.1.3. 不支持的PMA/FEC模式
3.2. 使用F-Tile PMA/FEC Direct PHY Intel® FPGA IP进行设计 x
3.2.1. 预置IP参数设置
3.3. 配置IP x
3.3.1. 常规和通用数据路径(General and Common Datapath)选项 3.3.2. TX数据路径选项 3.3.3. RX数据路径选项 3.3.4. RS-FEC (Reed Solomon Forward Error Correction)选项 3.3.5. Avalon® 存储器映射接口选项 3.3.6. 寄存器映射IP-XACT支持 3.3.7. 示例设计生成 3.3.8. 模拟参数选项
3.3.1. 常规和通用数据路径(General and Common Datapath)选项 x
3.3.1.1. SATA模式的FGT PMA配置规则
3.3.2. TX数据路径选项 x
3.3.2.1. TX PMA接口参数
3.3.3. RX数据路径选项 x
3.3.3.1. RX FGT PMA接口选项
3.4. 信号和端口参考 x
3.4.1. TX和RX并行和串行接口信号 3.4.2. TX和RX参考时钟和时钟输出接口信号 3.4.3. 复位信号 3.4.4. RS-FEC信号 3.4.5. 自定义节奏控制和状态信号 3.4.6. TX PMA控制信号 3.4.7. RX PMA状态信号 3.4.8. TX和RX PMA和内核接口FIFO信号 3.4.9. PMA Avalon® 存储器映射接口信号 3.4.10. PMA Avalon® 存储器映射接口信号
3.4.10. PMA Avalon® 存储器映射接口信号 x
3.4.10.1. 数据路径存储器映射的 Avalon® 接口数量和每个接口的附加地址比特
3.5. PMA和FEC模式PHY TX和RX数据路径的比特映射 x
3.5.1. 并行数据映射信息 3.5.2. 不同配置的TX和RX并行数据映射信息 3.5.3. PMA Width = 8, 10, 16, 20, 32 (X=1)的TX并行数据的示例 3.5.4. PMA Width = 64 (X=2)的TX并行数据的示例 3.5.5. FEC Direct模式的PMA Width = 64 (X=2)的TX并行数据的示例
3.5.2. 不同配置的TX和RX并行数据映射信息 x
3.5.2.1. 不同配置的SATA协议模式的TX并行数据映射信息
3.6. 时钟 x
3.6.1. 时钟端口 3.6.2. 推荐的tx/rx_coreclkin连接和tx/rx_clkout2源 3.6.3. tx/rx_coreclkin、tx/rx_clkout和tx/rx_clkout2的端口宽度和推荐的连接 3.6.4. FGT PMA小数模式 3.6.5. FGT RX CDR时钟输出
3.6.5. FGT RX CDR时钟输出 x
3.6.5.1. 动态配置FGT RX CDR时钟输出
3.7. 自定义节奏生成端口和逻辑(Custom Cadence Generation Ports and Logic) x
3.7.1. 使能tx_cadence_slow_clk_locked端口 3.7.2. 速率匹配FIFO
3.8. 置位复位(Asserting Reset) x
3.8.1. 复位信号要求 3.8.2. 上电复位要求 3.8.3. 复位信号—模块级 3.8.4. 复位信号—描述 3.8.5. 状态信号—描述 3.8.6. 运行时复位序列—TX 3.8.7. 运行时复位序列—RX 3.8.8. 运行时复位序列—TX + RX 3.8.9. 运行时复位序列—带FEC的TX
3.8.8. 运行时复位序列—TX + RX x
3.8.8.1. 运行时复位序列大概持续时间
3.11. 配置寄存器 x
3.11.1. PMA和FEC Direct PHY Soft CSR寄存器映射 3.11.2. FHT PMA寄存器映射 3.11.3. FGT PMA寄存器映射 3.11.4. FEC寄存器映射 3.11.5. 通道偏移地址(Lane Offset Address) 3.11.6. 访问配置寄存器
3.11.6. 访问配置寄存器 x
3.11.6.1. 访问PMA和FEC Direct PHY Soft CSR寄存器 3.11.6.2. 访问FHT PMA寄存器 3.11.6.3. 访问FGT PMA寄存器
3.12. 可配置的Intel Quartus Prime软件设置 x
3.12.1. FHT PMA设置 3.12.2. FGT PMA设置
3.13. 配置F-Tile PMA/FEC Direct PHY Intel® FPGA IP用于硬件测试 x
3.13.1. 在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中使用Debug Endpoint接口 3.13.2. 使用JTAG to Avalon® Master Bridge Intel FPGA IP
3.13.1. 在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中使用Debug Endpoint接口 x
3.13.1.1. Debug Endpoint Avalon® 接口的RTL连接示例
3.13.2. 使用JTAG to Avalon® Master Bridge Intel FPGA IP x
3.13.2.1. JTAG to Avalon® Master Bridge Intel IP的RTL连接示例
3.14. 使用 Avalon® 存储器映射接口的硬件配置 x
3.14.1. FHT PMA 3.14.2. FGT PMA
3.14.1. FHT PMA x
3.14.1.1. 使能环回(Enabling Loopback) 3.14.1.2. 使能PRBS生成器和验证器 3.14.1.3. TX均衡器设置 3.14.1.4. TX错误注入(TX Error Injection) 3.14.1.5. RX重新收敛(RX Reconvergence) 3.14.1.6. 保留未使用的通道
3.14.2. FGT PMA x
3.14.2.1. 直接寄存器方法(Direct Register Method) 3.14.2.2. FGT属性访问方法(FGT Attribute Access Method)
3.14.2.1. 直接寄存器方法(Direct Register Method) x
3.14.2.1.1. 直接寄存器方法示例
3.14.2.2. FGT属性访问方法(FGT Attribute Access Method) x
3.14.2.2.1. FGT属性访问方法示例1 (FGT Attribute Access Method Example 1) 3.14.2.2.2. FGT属性访问方法示例2 (FGT Attribute Access Method Example 2) 3.14.2.2.3. FGT属性访问方法示例3 (FGT Attribute Access Method Example 3)
4. 实现F-Tile Reference and System PLL Clocks Intel® FPGA IP x
4.1. IP参数 4.2. IP端口列表 4.3. System PLL - System PLL的模式，参考时钟和输出频率 4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP使用的指导原则 4.5. Refclk #i is Active At and After Device Configuration功能的指导原则
4.5. Refclk #i is Active At and After Device Configuration功能的指导原则 x
4.5.1. 系统PLL参考时钟的指导原则 4.5.2. FGT参考时钟指南
5. F-Tile PMA/FEC Direct PHY设计实现 x
5.1. 实现F-Tile PMA/FEC Direct PHY设计 5.2. 例化F-Tile PMA/FEC Direct PHY Intel® FPGA IP 5.3. 在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中实现一个RS-FEC Direct设计 5.4. 例化F-Tile Reference and System PLL Clocks Intel® FPGA IP 5.5. 使能自定义节奏生成端口和逻辑(Enabling Custom Cadence Generation Ports and Logic) 5.6. 连接F-Tile PMA/FEC Direct PHY设计IP 5.7. 仿真F-Tile PMA/FEC Direct PHY设计 5.8. F-Tile接口规划
5.2. 例化F-Tile PMA/FEC Direct PHY Intel® FPGA IP x
5.2.1. 设置常规和通用数据路径选项(General and Common Datapath Options) 5.2.2. 设置TX数据路径选项 5.2.3. 设置RX数据路径选项
5.7. 仿真F-Tile PMA/FEC Direct PHY设计 x
5.7.1. 仿真中的PAM4编码方案
5.8. F-Tile接口规划 x
5.8.1. F-Tile Interface Planner用法示例
6. 受支持的工具 x
6.1. F-Tile Channel Placement Tool (F-Tile通道布局工具) 6.2. F-Tile PMA and FEC Direct Port Mapping Calculator 6.3. F-Tile Clocking and Datapath Tool 6.4. F-Tile TX Equalizer Tool
7. 调试F-Tile收发器链路 x
7.1. F-Tile收发器工具套件GUI 7.2. F-Tile收发器调试流程演练 7.3. 收发器工具套件参数设置 7.4. 常见错误疑难解答 7.5. Transceiver Toolkit脚本
7.1. F-Tile收发器工具套件GUI x
7.1.1. Collection视图
7.2. F-Tile收发器调试流程演练 x
7.2.1. 修改设计以使能F-Tile收发器调试 7.2.2. 将设计编程到Intel FPGA中 7.2.3. 将设计加载到收发器工具套件中 7.2.4. 创建收发器链路 7.2.5. 运行BER测试 7.2.6. 运行Eye Viewer测试 7.2.7. 运行链路优化测试 7.2.8. 检查FEC统计数据 7.2.9. 垂直浴缸曲线测量(VBCM)数据
7.5. Transceiver Toolkit脚本 x
7.5.1. 受支持的收发器工具套件脚本 7.5.2. 修改脚本 7.5.3. 脚本执行 7.5.4. Tcl Console中的结果示例
A. 附录 x
A.1. F-Tile产品版本和固件OPN A.2. OSC_CLK_1 QSF Assignment要求
1. F-Tile概述
2. F-Tile架构
3. 实现F-Tile PMA/FEC Direct PHY Intel® FPGA IP
4. 实现F-Tile Reference and System PLL Clocks Intel® FPGA IP
5. F-Tile PMA/FEC Direct PHY设计实现
6. 受支持的工具
7. 调试F-Tile收发器链路
8. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南归档
9. F-Tile体系结构和PMA和FEC Direct PHY IP用户指南的文档修订历史
A. 附录

5.3. 在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中实现一个RS-FEC Direct设计

若要例化一个RS-FEC direct设计，请执行例化F-Tile Reference and System PLL Clocks Intel FPGA IP部分中所述的步骤。除了PMA数据路径参数设置之外，RS-FEC direct设计使您能够在NRZ或者PAM4设计配置中使能RS-FEC模式来进行向前纠错。

F-Tile PMA/FEC Direct PHY Intel® FPGA IP中的RS-FEC选项支持在FEC架构部分中指定的RS-FEC模式。另请参考F-Tile支持的FEC模式和合规性规范来了解F-Tile PMA/FEC Direct PHY Intel® FPGA IP中的RS-FEC模式的完整列表。此外，请参考FEC布局规则部分来了解配置RS-FEC direct设计时需要遵循的规则。

在F-Tile PMA/FEC Direct PHY Intel® FPGA IP的RS-FEC选项卡中，您要选择Enable RS-FEC来配置一个包含FEC的设计，如下图所示。

图 105. 在IP参数编辑器中使能RS-FEC模式

根据您设计的RS-FEC 模式和数据速率来相应地调整PMA parallel clock frequency并选择System PLL frequency。请确保您在F-Tile PMA/FEC Direct PHY Intel® FPGA IP中选择的System PLL frequency与F-Tile Reference and System PLL Clocks Intel® FPGA IP参考时钟频率相匹配。

您可以为RS-FEC设计使能其他选项。若要使能环回，请选择Enable RS-FEC loopback选项。您还可以使能Enable RS-FEC data interleave pattern选项。使能此选项后，RS-FEC通道将在每个物理通道上进行64/80比特的比特交错。默认值为Off。

当您在设计中使能RS-FEC功能时，将使能TX和RX去偏斜逻辑。请参考去偏斜逻辑(Deskew Logic)部分来了解关于TX和RX数据路径中的去偏斜逻辑的更多信息。

在FEC direct设计中，在复位排序期间，在tx_am_gen_start置位之后开始发送对齐标记，在发送了两个对齐标记后置位tx_am_gen_2x_ack。在tx_ready置位前，tx_am_gen_start作为复位序列的一部分变为高电平。此外，在FEC direct模式下，您可以使用tx_cadence信号控制TX数据有效信号的速率。

例如，在100G FEC direct设计中，对齐标记(AM)周期为81920个时钟周期，AM脉冲宽度为5个时钟周期。此外，TX数据已解扰。如果FEC direct设计没有锁定或对齐，那么RX数据为零。

FEC hard IP core有一个用于决定对齐标记周期的长度的参数，此参数设置为10。FEC hard IP core不仅检查AM周期，还检查AM脉冲宽度。
表 105.  FEC模式AM脉冲宽度周期
FEC模式 AM脉冲宽度(IP接口上的周期数)
25G 4
50G 2
100G 5
128GFC, 200G, 400G 2
32GFC 1
64GFC 2

当在200G或400G variant模式下配置FEC时，您不应对数据极性加扰或解扰，因为这是由RS-FEC hard IP完成的。在所有其他FEC配置中(例如：25G、50G或100G)，您必须对输入数据进行加扰，对输出数据进行解扰。

二级标题