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1.1. 编译概述

模块化Compiler支持仅运行您需要的处理。每个Compiler模块在整个编译过程中运行特定功能。 运行任何模块时,Compiler自动运行必要模块并在每个阶段生成详细报告。Compiler可在每个阶段后对编译结果preserve a "snapshot”(保留“快照”)。
表 1.  编译模块
编译过程 描述
IP生成(IP Generation) 确定工程中IP组件的状态和版本,报告需升级的旧IP,以及生成工程中的Intel FPGA IP。
分析&综合(Analysis & Synthesis)
  • Analysis & Elaboration(分析与解析)— Analysis & Synthesis的一个阶段,用于检查设计文件和工程错误。它在编译流程的早期为您的设计提供不同的检查点或预览(解析、设施代码自动注入、约束和扫除),并作为能更好地分析和改进设计的平台。
  • 综合 — 综合、优化、最小化并将设计逻辑映射到器件资源。经过"综合"的快照保留本阶段的结果。
早期时序分析(Early Timing Analysis) 将RTL上的Synopsys* Design Constraint (SDC)和综合后静态时序分析组合起来。SDC-on-RTL允许您在编译流程早期将SDC约束集成起来(被集成的SDC约束所针对的节点与RTL设计中的节点名称相同),并在 Quartus® Prime编译的后期阶段使用这些集成的约束。然而,即使没有 RTL SDC,也可以运行该模块,您可以在其中查看综合的时序网表。
布局布线(Fitter)

将设计的布局和布线约束到指定器件资源,同时遵守时序和布局约束。Fitter(布局布线)包括如下阶段:

  • Plan(规划)—布局所有外设单元(例如,I/O和PLL)并确定合法时钟规划,无需内核布局或布线。经“规化”的快照保留本阶段的结果。
  • Place(布局)—将全部内核单元放置到合法位置。“布局”快照保留该阶段的结果。
  • Route(布线)—创建设计中各单元之间的所有布线。“布线”快照保留本阶段结果。
  • Retime(重新定时)—将现有寄存器移动(重定时)到Hyper-Register,以实现细粒度性能提升。“重新定时”的快照保留本阶段的结果。1
  • Fitter(定案)—对于 Arria® 10 Cyclone® 10 GX器件,会将不需要的tile转换成High-Speed或Low-Power。对于 Stratix® 10 Agilex™ 7器件,会执行post-Route fix-up(后路由修复)。“定案”快照保留本阶段结果。
快进时序收敛建议(Fast Forward Timing Closure Recommendations) 生成详细报告,估算通过特定RTL修改可实现的性能增益。
时序分析(Timing Analysis) 通过Timing Analyzer分析并验证所有设计逻辑的时序性能。
功耗分析(Power Analysis) 估算器件功耗的可选模块。指定设计中每个I/O单元的电气标准和每个I/O标准的电路板走线模型。
编程文件生成工具(Assembler) 将Fitter布局和布线约束转换为FPGA器件的编程图像。
EDA网表撰写程序(EDA Netlist Writer) 生成用于其他EDA工具的输出文件,如集成其他EDA工具中说明。
注:

Quartus® Prime软件的每次连续发布通常包括:

  • 在所支持的FPGA设备中添加支持的新功能。
  • 添加支持的新器件。
  • 效率和性能改善。
  • 改进设计软件的编译时间和资源使用。

由于这些改进,不同版本的 Quartus® Prime专业版 Quartus® Prime标准版 Quartus® Prime Lite版软件可以根据各个版本生成不同的编程文件。

1 Stratix® 10 Agilex™ 7器件可进行Retiming和Fast Forward编译。