Quartus® Prime专业版用户指南: 设计编译

ID 683236
日期 4/01/2024
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文档目录

1.16.1.5. Verilog HDL宏

Quartus® Prime软件全面支持Verilog HDL宏,从而可使用源代码中的'define编译器指令进行定义。 您还可对 Quartus® Prime软件或命令行中的宏进行定义。

在命令行设置Verilog HDL宏获得 Quartus® Prime专业版综合(quartus_syn)可执行文件,请使用如下格式:

quartus_syn <PROJECT_NAME> --set=VERILOG_MACRO=a=2

此命令将如下新的指令行添加到工程文件.qsf中:

set_global_assignment -name VERILOG_MACRO "a=2"

如要避免将该行添加到工程.qsf中,则在quartus_syn命令中添加该项:

--write_settings_files=off