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1.1. 编译概述
1.2. 使用Compilation Dashboard
1.3. 设计网表基础设施
1.4. 使用Node Finder
1.5. Precompiled Component (PCC)生成流程
1.6. Analysis & Elaboration流程
1.7. 设计综合
1.8. 设计布局和布线
1.9. 增量式优化流程
1.10. 快进编译流程(Fast-Forward Compilation Flow)
1.11. 完整编译流程(Full Compilation Flow)
1.12. 编译监控模式
1.13. 导出编译结果
1.14. 集成其他EDA工具
1.15. Compiler优化技术
1.16. 综合语言支持
1.17. 综合设置参考
1.18. Fitter设置参考
1.19. 设计编译修订历史
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1.16.1.5. Verilog HDL宏
Quartus® Prime软件全面支持Verilog HDL宏,从而可使用源代码中的'define编译器指令进行定义。 您还可对 Quartus® Prime软件或命令行中的宏进行定义。
在命令行设置Verilog HDL宏获得 Quartus® Prime专业版综合(quartus_syn)可执行文件,请使用如下格式:
quartus_syn <PROJECT_NAME> --set=VERILOG_MACRO=a=2
此命令将如下新的指令行添加到工程文件.qsf中:
set_global_assignment -name VERILOG_MACRO "a=2"
如要避免将该行添加到工程.qsf中,则在quartus_syn命令中添加该项:
--write_settings_files=off