文档目录
文档目录 x
1. 设计编译 2. 缩短编译时间 3. Quartus® Prime专业版用户指南设计编译存档 A. Quartus® Prime专业版用户指南
1. 设计编译 x
1.1. 编译概述 1.2. 使用Compilation Dashboard 1.3. 设计网表基础设施 1.4. 使用Node Finder 1.5. Precompiled Component (PCC)生成流程 1.6. Analysis & Elaboration流程 1.7. 设计综合 1.8. 设计布局和布线 1.9. 增量式优化流程 1.10. 快进编译流程(Fast-Forward Compilation Flow) 1.11. 完整编译流程（Full Compilation Flow） 1.12. 编译监控模式 1.13. 导出编译结果 1.14. 集成其他EDA工具 1.15. Compiler优化技术 1.16. 综合语言支持 1.17. 综合设置参考 1.18. Fitter设置参考 1.19. 设计编译修订历史
1.1. 编译概述 x
1.1.1. 编译流程 1.1.2. 编译层次 1.1.3. Compute Farm上的编译
1.3. 设计网表基础设施 x
1.3.1. DNI网表Five-Box数据模型
1.6. Analysis & Elaboration流程 x
1.6.1. 探索RTL Analyzer 1.6.2. 使用情况实例
1.6.1. 探索RTL Analyzer x
1.6.1.1. Sweep Hints Viewer（扫描提示查看器） 1.6.1.2. Object Set Console（对象集设置） 1.6.1.3. 模块接口 1.6.1.4. 捆绑实例 1.6.1.5. 自动隐藏未连接的管脚 1.6.1.6. 过滤端口和网络 1.6.1.7. 展开连接
1.6.2. 使用情况实例 x
1.6.2.1. 使用Tcl命令编写常规任务脚本 1.6.2.2. 使用Tcl命令遍历设计网表
1.7. 设计综合 x
1.7.1. 准备设计综合 1.7.2. 运行综合 1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC) 1.7.4. 综合后静态时序分析 (STA) 1.7.5. 查看综合报告 1.7.6. 查看综合动态报告
1.7.2. 运行综合 x
1.7.2.1. 综合期间保留寄存器 1.7.2.2. 保留信号以进行监控和调试
1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC) x
1.7.3.1. 寄存SDC-on-RTL SDC文件 1.7.3.2. 应用SDC-on-RTL约束 1.7.3.3. 检查SDC-on-RTL约束 1.7.3.4. 创建SDC-on-RTL SDC文件中的约束 SDC 2.1合规性 识别时序路径 调试SDC-on-RTL约束 1.7.3.5. 使用基于实体的SDC-on-RTL约束 1.7.3.6. Types of SDC Files Used in the Quartus® Prime Software 1.7.3.7. 示例：使用SDC-on-RTL功能
1.8. 设计布局和布线 x
1.8.1. 运行Fitter 1.8.2. 查看Fitter报告
1.8.1. 运行Fitter x
1.8.1.1. Fitter命令 1.8.1.2. 禁用或使能物理综合优化
1.8.2. 查看Fitter报告 x
1.8.2.1. 规划阶段报告 1.8.2.2. 布局阶段报告 1.8.2.3. 布线阶段报告 1.8.2.4. 重定时阶段报告 1.8.2.5. 定案阶段报告
1.8.2.2. 布局阶段报告 x
1.8.2.2.1. 全局信号可视化报告
1.8.2.3. 布线阶段报告 x
1.8.2.3.1. 全局路由器拥塞热点汇总报告 1.8.2.3.2. 全局布线器线缆利用情况
1.9. 增量式优化流程 x
1.9.1. Synthesis或Fitting期间的并发分析（Concurrent Analysis） 1.9.2. 分析Compiler快照 1.9.3. 规划阶段后验证外设（I/O）
1.9.2. 分析Compiler快照 x
1.9.2.1. 运行Snapshot Viewer
1.9.2.1. 运行Snapshot Viewer x
1.9.2.1.1. 通过Snapshot Viewer分析失败路径 1.9.2.1.2. 通过Snapshot Viewer分析时钟 1.9.2.1.3. 使用Snapshot Viewer分析高扇出网络 1.9.2.1.4. 使用Snapshot查看器验证时序约束 1.9.2.1.5. 通过Snapshot Viewer分析拥塞
1.10. 快进编译流程(Fast-Forward Compilation Flow) x
1.10.1. 步骤1：运行寄存器重定时 1.10.2. 步骤2：查看Retiming结果 1.10.3. 步骤3：运行Fast Forward编译 1.10.4. 步骤4：请检查Fast Forward结果 1.10.5. 步骤5：实现Fast Forward建议 1.10.6. 重定时限制和解决方法
1.10.2. 步骤2：查看Retiming结果 x
1.10.2.1. 查找关键链
1.10.3. 步骤3：运行Fast Forward编译 x
1.10.3.1. 按层次Fast Forward编译 1.10.3.2. HyperFlex设置
1.10.4. 步骤4：请检查Fast Forward结果 x
1.10.4.1. 时钟Fmax汇总报告(Fmax Summary Report) 1.10.4.2. Fast Forward Details Report（Fast Forward详情报告）
1.11. 完整编译流程（Full Compilation Flow） x
1.11.1. 具有临时优化模式的完整编译流程
1.13. 导出编译结果 x
1.13.1. 导出版本兼容的编译数据库 1.13.2. 导入版本兼容的编译数据库 1.13.3. 创建设计分区 1.13.4. 导出设计分区 1.13.5. 重复使用设计分区 1.13.6. 查看Quartus数据库文件信息 1.13.7. 清除编译结果
1.13.6. 查看Quartus数据库文件信息 x
1.13.6.1. QDB文件属性类型
1.14. 集成其他EDA工具 x
1.14.1. 生成其他EDA工具的VQM网表
1.15. Compiler优化技术 x
1.15.1. Compiler优化模式 1.15.2. 允许寄存器重定时 1.15.3. 自动门控时钟转换 1.15.4. 使能中间Fitter快照（Intermediate Fitter Snapshot） 1.15.5. Fast Preserve选项 1.15.6. 分形综合优化
1.15.6. 分形综合优化 x
1.15.6.1. 使能或禁用Fractal Synthesis
1.16. 综合语言支持 x
1.16.1. Verilog和SystemVerilog综合支持 1.16.2. VHDL综合支持
1.16.1. Verilog和SystemVerilog综合支持 x
1.16.1.1. Verilog HDL输入设置（设置对话框） 1.16.1.2. 设计库 1.16.1.3. Verilog HDL配置 1.16.1.4. 初始构造和存储器系统任务 1.16.1.5. Verilog HDL宏
1.16.1.3. Verilog HDL配置 x
1.16.1.3.1. 层次性设计配置
1.16.2. VHDL综合支持 x
1.16.2.1. VHDL输入设置（设置对话框） 1.16.2.2. VHDL标准库和数据包 1.16.2.3. VHDL wait构造 1.16.2.4. VHDL-2019条件分析工具编译指令
1.17. 综合设置参考 x
1.17.1. 高级综合设置（Advanced Synthesis Settings）
2. 缩短编译时间 x
2.1. 影响编译结果的因素 2.2. 缩短总编译时间的策略 2.3. 缩短综合时间和综合网表优化时间 2.4. 缩短布局时间 2.5. 缩短布线时间 2.6. 缩短静态时序分析时间 2.7. 设置步骤优先 2.8. 缩短编译时间修订历史
2.2. 缩短总编译时间的策略 x
2.2.1. 运行ECO编译流程 2.2.2. 使能多处理器编译 2.2.3. 使用基于块的编译
2.2.2. 使能多处理器编译 x
2.2.2.1. 处理器基时钟频率 2.2.2.2. 随机访问存储器（RAM） 2.2.2.3. 存储
2.3. 缩短综合时间和综合网表优化时间 x
2.3.1. 缩短综合时间和综合网表优化时间的设置 2.3.2. 使用适当编码样式缩短综合时间
2.4. 缩短布局时间 x
2.4.1. 布局工作量乘法器设置
2.5. 缩短布线时间 x
2.5.1. 使用Chip Planner识别布线拥塞
2.5.1. 使用Chip Planner识别布线拥塞 x
2.5.1.1. 布线拥塞区域 2.5.1.2. HDL编码样式造成的拥塞
1. 设计编译
2. 缩短编译时间
3. Quartus® Prime专业版用户指南设计编译存档
A. Quartus® Prime专业版用户指南

1.7.3.4. 创建SDC-on-RTL SDC文件中的约束

SDC 2.1合规性

SDC-on-RTL SDC是一种行业标准，可提供针对您RTL的约束。目标节点从解析的网表中来，并与您的RTL紧密结合。您可以定位层次节点，并通过各种编译阶段将约束传递到编译流程中。

注： read_sdc命令将SDC-on-RTL SDC文件加载到Timing Analyzer中。根据您加载的快照，read_sdc尝试读取适合该快照的其他SDC。有关用于不同用例的SDC文件类型的其他信息，请参阅 Quartus® Prime软件中使用的SDC文件类型。

Quartus® Prime软件保留SDC-on-RTL SDC文件中约束的顺序。您在SDC文件中列出的约束的顺序定义了将他们加载到 Quartus® Prime软件中的顺序。

SDC-on-RTL约束旨在仅支持符合SDC 2.1的命令。因而显然缺少对象访问程序，例如get_keepers、get_registers或get_nodes。以下列出的是支持的SDC命令，您可以在 Quartus® Prime专业版用户指南:脚本编写中的TCL Commands and Packages SummaryTCL部分找到更多关于他们的信息：

  • create_clock
  • create_generated_clock
  • set_input_delay
  • set_output_delay
  • set_false_path
  • set_max_delay
  • set_min_delay
  • set_multicycle_path
  • set_clock_groups
  • set_clock_latency
  • set_clock_uncertainty
  • set_data_delay
  • set_net_delay
  • set_max_skew
注：

并非所有这些命令都支持SDC 2.1参数的完整选择，因为Timing Analyzer不支持所有参数。如果指定了不受支持的参数，这些命令会发出告警消息并忽略该参数。如果您在Timing Analyzer中遇到告警时希望出现的是Tcl错误，则请使用以下命令：

set_global_assignment -name ERROR_ON_WARNINGS_LOADING_SDC_ON_RTL_CONSTRAINTS ON

识别时序路径

为了定义时序路径，请使用SDC标准访问程序，例如get_pins，而不是特定于 Quartus® Prime软件的命令，例如get_keepers或get_registers。 Intel® 建议在定位目标时使用明确的 get_<pins|ports|nets> 命令。使用裸名称可能会导致无意目标，并且数据库会发出告警。

Quartus® Prime Conventional SDC (目标 Quartus® Prime时序图): 
set_false_path -from [get_keepers { reg_A }] -to [get_keepers { reg_B }]
SDC-on-RTL SDC (针对您的网表节点): 
set_false_path -from [get_pins { reg_A|clk }] -to [get_pins { reg_B|d }]
注： 该路径必须从寄存器clk管脚来识别时序路径。如果您的设计使用reg_A|d或者reg_A|q，则Timing Analyzer中的时序路径无效，如Report Exception报告中所示：
状态 例外命令 From标志 From To标志 To 建立裕量
Complete set_false_path -from

[get_pins{tf_sync[0] |ff_src|clk}]

-to

[get_pins{tf_sync[0] |ff_dst|d}]

3.603
Invalid set_false_path -from

[get_pins{tf_sync[2] |ff_src|q}]

-to

[get_pins{tf_sync[2] |ff_dst|d}]

Invalid
Invalid set_false_path -from

[get_pins{tf_sync[3] |ff_src|d}]

-to

[get_pins{tf_sync[3] |ff_dst|d}]

Invalid
注： 网表目标区分大小写。有时，较低级别的模块端口为大写。该情况下，使用-nocase选项以及get_<pins|ports|nets> 命令来忽略大小写敏感性。

调试SDC-on-RTL约束

有几种方法可以调试SDC-on-RTL约束。例如，您可以隔离设计中使用约束的确切位置，并在流程中对其进行分析。您还可以使用报告约束的编译报告（请参阅Elaboration Constraints Compilation Report）。然而，在调试约束时，请考虑以下几点：

加载约束时出现明确错误

读取SDC-on-RTL约束时出错，会通过命令堆栈发出错误消息，显示有问题的命令的行号。例如：

图 50. 通过命令堆栈的错误消息

您可以直接通过Tcl控制台调试错误约束。您可以在此早期阶段轻松地迭代初始目标解决方案或命令语法问题，因为这是 Quartus® Prime软件加载SDC-on-RTL SDC文件的阶段。

注：

一般来说，无法将SDC-on-RTL约束直接加载到Timing Analyzer中，原因如下：

  • 目标网表中的数据与解析网表中的数据有所不同，而与时序网表中的数据则没有区别。虽然两个网表之间可能存在一些共同节点，但两个网表不相同。
  • SDC-on-RTL中使用的是合规SDC 2.1语法，可能与传统的Quartus SDC命令不同。

尽管有这些警告，如果您仍然希望尝试在将SDC文件加载到Timing Analyzer中，请使用read_sdc <sdc filename>.

约束行为和解释问题

处理约束时，请确保以下事项：

  • 标和基本语法正确（节点查找或目标获取）。您可以使用RTL Analyzer在elaborated网表上查找节点。
  • 约束对于时序图 (约束行为) 的意义。您可以在Timing Analyzer中查看相关内容。

    从设计网表检查传达给Timing Analyzer的SDC-on-RTL约束（import_sdc仅加载SDC-on-RTL命令）。经过在编译流程多个阶段的传播后，import_sdc命令加载SDC-on-RTL约束的一个版本。完成该步骤后，体验与典型的Timing Analyzer会话相同。

注： 虽然 Intel® 不建议从Timing Analyzer加载原始SDC-on-RTL SDC文件，您可以使用Timing Analyzer Tcl控制台发出与Timing Analyzer兼容的SDC命令来调试您的设计。通过直接发出SDC命令，您可以覆盖SDC-on-RTL约束并探索更改该值的效果。但是，更改仅对当前时序分析环节有效。对于永久性更改，您必须更新源SDC-on-RTL SDC文件并重新运行Analysis and Elaboration。
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