文档目录
文档目录 x
1. 设计编译 2. 缩短编译时间 3. Quartus® Prime专业版用户指南设计编译存档 A. Quartus® Prime专业版用户指南
1. 设计编译 x
1.1. 编译概述 1.2. 使用Compilation Dashboard 1.3. 设计网表基础设施 1.4. 使用Node Finder 1.5. Precompiled Component (PCC)生成流程 1.6. Analysis & Elaboration流程 1.7. 设计综合 1.8. 设计布局和布线 1.9. 增量式优化流程 1.10. 快进编译流程(Fast-Forward Compilation Flow) 1.11. 完整编译流程（Full Compilation Flow） 1.12. 编译监控模式 1.13. 导出编译结果 1.14. 集成其他EDA工具 1.15. Compiler优化技术 1.16. 综合语言支持 1.17. 综合设置参考 1.18. Fitter设置参考 1.19. 设计编译修订历史
1.1. 编译概述 x
1.1.1. 编译流程 1.1.2. 编译层次 1.1.3. Compute Farm上的编译
1.3. 设计网表基础设施 x
1.3.1. DNI网表Five-Box数据模型
1.6. Analysis & Elaboration流程 x
1.6.1. 探索RTL Analyzer 1.6.2. 使用情况实例
1.6.1. 探索RTL Analyzer x
1.6.1.1. Sweep Hints Viewer（扫描提示查看器） 1.6.1.2. Object Set Console（对象集设置） 1.6.1.3. 模块接口 1.6.1.4. 捆绑实例 1.6.1.5. 自动隐藏未连接的管脚 1.6.1.6. 过滤端口和网络 1.6.1.7. 展开连接
1.6.2. 使用情况实例 x
1.6.2.1. 使用Tcl命令编写常规任务脚本 1.6.2.2. 使用Tcl命令遍历设计网表
1.7. 设计综合 x
1.7.1. 准备设计综合 1.7.2. 运行综合 1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC) 1.7.4. 综合后静态时序分析 (STA) 1.7.5. 查看综合报告 1.7.6. 查看综合动态报告
1.7.2. 运行综合 x
1.7.2.1. 综合期间保留寄存器 1.7.2.2. 保留信号以进行监控和调试
1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC) x
1.7.3.1. 寄存SDC-on-RTL SDC文件 1.7.3.2. 应用SDC-on-RTL约束 1.7.3.3. 检查SDC-on-RTL约束 Tcl Console（Tcl控制台） RTL Analyzer Quartus® Prime Timing Analyzer 1.7.3.4. 创建SDC-on-RTL SDC文件中的约束 1.7.3.5. 使用基于实体的SDC-on-RTL约束 1.7.3.6. Types of SDC Files Used in the Quartus® Prime Software 1.7.3.7. 示例：使用SDC-on-RTL功能
1.8. 设计布局和布线 x
1.8.1. 运行Fitter 1.8.2. 查看Fitter报告
1.8.1. 运行Fitter x
1.8.1.1. Fitter命令 1.8.1.2. 禁用或使能物理综合优化
1.8.2. 查看Fitter报告 x
1.8.2.1. 规划阶段报告 1.8.2.2. 布局阶段报告 1.8.2.3. 布线阶段报告 1.8.2.4. 重定时阶段报告 1.8.2.5. 定案阶段报告
1.8.2.2. 布局阶段报告 x
1.8.2.2.1. 全局信号可视化报告
1.8.2.3. 布线阶段报告 x
1.8.2.3.1. 全局路由器拥塞热点汇总报告 1.8.2.3.2. 全局布线器线缆利用情况
1.9. 增量式优化流程 x
1.9.1. Synthesis或Fitting期间的并发分析（Concurrent Analysis） 1.9.2. 分析Compiler快照 1.9.3. 规划阶段后验证外设（I/O）
1.9.2. 分析Compiler快照 x
1.9.2.1. 运行Snapshot Viewer
1.9.2.1. 运行Snapshot Viewer x
1.9.2.1.1. 通过Snapshot Viewer分析失败路径 1.9.2.1.2. 通过Snapshot Viewer分析时钟 1.9.2.1.3. 使用Snapshot Viewer分析高扇出网络 1.9.2.1.4. 使用Snapshot查看器验证时序约束 1.9.2.1.5. 通过Snapshot Viewer分析拥塞
1.10. 快进编译流程(Fast-Forward Compilation Flow) x
1.10.1. 步骤1：运行寄存器重定时 1.10.2. 步骤2：查看Retiming结果 1.10.3. 步骤3：运行Fast Forward编译 1.10.4. 步骤4：请检查Fast Forward结果 1.10.5. 步骤5：实现Fast Forward建议 1.10.6. 重定时限制和解决方法
1.10.2. 步骤2：查看Retiming结果 x
1.10.2.1. 查找关键链
1.10.3. 步骤3：运行Fast Forward编译 x
1.10.3.1. 按层次Fast Forward编译 1.10.3.2. HyperFlex设置
1.10.4. 步骤4：请检查Fast Forward结果 x
1.10.4.1. 时钟Fmax汇总报告(Fmax Summary Report) 1.10.4.2. Fast Forward Details Report（Fast Forward详情报告）
1.11. 完整编译流程（Full Compilation Flow） x
1.11.1. 具有临时优化模式的完整编译流程
1.13. 导出编译结果 x
1.13.1. 导出版本兼容的编译数据库 1.13.2. 导入版本兼容的编译数据库 1.13.3. 创建设计分区 1.13.4. 导出设计分区 1.13.5. 重复使用设计分区 1.13.6. 查看Quartus数据库文件信息 1.13.7. 清除编译结果
1.13.6. 查看Quartus数据库文件信息 x
1.13.6.1. QDB文件属性类型
1.14. 集成其他EDA工具 x
1.14.1. 生成其他EDA工具的VQM网表
1.15. Compiler优化技术 x
1.15.1. Compiler优化模式 1.15.2. 允许寄存器重定时 1.15.3. 自动门控时钟转换 1.15.4. 使能中间Fitter快照（Intermediate Fitter Snapshot） 1.15.5. Fast Preserve选项 1.15.6. 分形综合优化
1.15.6. 分形综合优化 x
1.15.6.1. 使能或禁用Fractal Synthesis
1.16. 综合语言支持 x
1.16.1. Verilog和SystemVerilog综合支持 1.16.2. VHDL综合支持
1.16.1. Verilog和SystemVerilog综合支持 x
1.16.1.1. Verilog HDL输入设置（设置对话框） 1.16.1.2. 设计库 1.16.1.3. Verilog HDL配置 1.16.1.4. 初始构造和存储器系统任务 1.16.1.5. Verilog HDL宏
1.16.1.3. Verilog HDL配置 x
1.16.1.3.1. 层次性设计配置
1.16.2. VHDL综合支持 x
1.16.2.1. VHDL输入设置（设置对话框） 1.16.2.2. VHDL标准库和数据包 1.16.2.3. VHDL wait构造 1.16.2.4. VHDL-2019条件分析工具编译指令
1.17. 综合设置参考 x
1.17.1. 高级综合设置（Advanced Synthesis Settings）
2. 缩短编译时间 x
2.1. 影响编译结果的因素 2.2. 缩短总编译时间的策略 2.3. 缩短综合时间和综合网表优化时间 2.4. 缩短布局时间 2.5. 缩短布线时间 2.6. 缩短静态时序分析时间 2.7. 设置步骤优先 2.8. 缩短编译时间修订历史
2.2. 缩短总编译时间的策略 x
2.2.1. 运行ECO编译流程 2.2.2. 使能多处理器编译 2.2.3. 使用基于块的编译
2.2.2. 使能多处理器编译 x
2.2.2.1. 处理器基时钟频率 2.2.2.2. 随机访问存储器（RAM） 2.2.2.3. 存储
2.3. 缩短综合时间和综合网表优化时间 x
2.3.1. 缩短综合时间和综合网表优化时间的设置 2.3.2. 使用适当编码样式缩短综合时间
2.4. 缩短布局时间 x
2.4.1. 布局工作量乘法器设置
2.5. 缩短布线时间 x
2.5.1. 使用Chip Planner识别布线拥塞
2.5.1. 使用Chip Planner识别布线拥塞 x
2.5.1.1. 布线拥塞区域 2.5.1.2. HDL编码样式造成的拥塞
1. 设计编译
2. 缩短编译时间
3. Quartus® Prime专业版用户指南设计编译存档
A. Quartus® Prime专业版用户指南

1.7.3.3. 检查SDC-on-RTL约束

您可以通过多种方式访问SDC-on-RTL约束，以便在流程中以最早机会出现，如以下部分所述：
注： 本小节讨论的所有方法中，SDC-on-RTL约束为只读。您不可在编译流程中修改此约束。您仅可通过更改RTL SDC源文件来改变此约束并在“Analysis and Elaboration”期间重新加载约束。

Tcl Console（Tcl控制台）

Tcl控制台允许您轻松实验目标约束和相关句法。从Tcl控制台访问时网表为只读，并且约束命令未被保存到设计数据库中中。

通过命令行接口访问Tcl控制台，使用的命令如下： 
quartus_syn -s

Analysis & Elaboration编译阶段完成后，您可以在控制台中加载工程(project_open <project_name>)并使用dni::load_design -checkpoint "constrained”命令加载正确的检查点（checkpoint）。现在您可以执行的任务，如下：

  • 使用dni::read_sdc<file_name>命令读取特定SDC文件。
  • 使用dni::write_sdc命令进行约束转储（dump constraints）。
  • 运行仅限于本地部分的约束命令。有关详细信息，请参阅创建SDC-on-RTL SDC文件中的约束。

RTL Analyzer

要从编译记录台（compilation dashboard）调用RTL Analyzer (Constrained模式)，请按照Analysis & Elaboration中的描述使能位于Project > Settings下的RTL Analysis Debug Mode选项。RTL Analyzer GUI允许您在设计网表中查看约束。当您在schematic viewer或Netlist Navigator中选择了网表对象，就可以在Property查看器中查看约束针对的对象。这样有助于确保约束针对您RTL中希望的节点。

在以下示例中，当您选择iopll_refclk[1:0]并右键单击然后从上下文相关菜单中选择Display Individual Bits，Connectivity Details弹窗显示其端口。当您从中选择一个端口时，应用于该端口的约束将显示于单独的Constraints选项卡，如下图所示：

图 43. 在RTL Analyzer中查看约束

除了所选对象的约束之外，Constraints选项卡还包含关联对象的约束。例如，“网络总线”约束与网络的约束包含在一起，实例总线的约束与实例的约束包含在一起，等。

图 44. 查看关联对象的约束
注： 您可以通过右键单击Property查看器中的约束来交叉探测SDC文件并选择View in Source选项。

您还可以从RTL Analyzer菜单启动Constraints对话框（Tools > Object Constraints）以查看所有约束（约束（assignment）和时序相关SDC）的列表。该对话框允许您选择分配或约束，并通过右键单击来选择View in Source以交叉探测到其源文件。源文件中包含在 Quartus® PrimeGUI中启动的assignment或 constraint，并突出显示该约束行。

图 45. 对象约束

Constraints GUI允许您过滤四种类型的约束：

  • Global Assignments：使用set_global_assignment命令创建的约束。
  • Source Assignments：源RTL中内嵌的约束。
  • Instance Assignments：使用set_instance_assignment命令创建的约束。
  • Timing Constraints (SDC)：通过SDC-on-RTL创建的约束。他们通常出现在Analysis & Synthesis阶段的Constrained视图中。如果没有读取到SDC，则Timing Constraints (SDC)选项被禁用。这种情况可能发生在读取到SDC之前的视图中，例如，Analysis & Synthesis阶段的"Elaborated"和"Instrumented"视图中，或者当没有读取到SDC-on-RTL文件时。

您可以使用过滤字段进一步过滤约束，以查看与字符串匹配的约束。它支持通过命令名称、文件名和行号进行过滤。您还可以使用Command、File和Line列标题。

图 46. 过滤约束

通过Constraints GUI的上下文相关菜单，您可以查看其源文件中选定的约束或其适用的对象。

图 47. Constraints GUI的上下文相关菜单

您可以通过Constrained Objects对话框中的Show Constrained Objects选项查看约束适用的对象。在Constrained Objects中，您可以通过上下文菜单选择受约束的对象。从而允许您在Property Viewer中查看对象的属性。您还可以通过单击Create Color Set对每个约束的对象应用一个颜色。

图 48. 受约束的对象

Quartus® Prime Timing Analyzer

Quartus® Prime Timing Analyzer（时序分析器）使用行业标准的 约束和分析方法来报告设计中所有寄存器到寄存器、I/O和异步复位路径的所有数据需要时间、数据到达时间和时钟到达时间。Timing Analyzer验证所需的时序关系是否满足设计，以确保正常运行，并根据您指定的约束确认实际信号到达时间。有关Timing Analyzer的更多信息，请参阅 Quartus® Prime专业版用户指南：Timing Analyzer 。

使用Timing Analyzer GUI或Tcl命令控制台，您可以通过运行read_sdc命令将SDC-on-RTL约束加载到时序分析小节中。默认情况下，read_sdc命令始终加载SDC-on-RTL约束，并且该情况发生在加载其他传统 Quartus® Prime软件SDC文件（SDC_FILE ）之前。

在静态时序分析期间，可以使用import_sdc命令仅加载SDC-on-RTL SDC约束。在您怀疑出现的调试问题是由SDC-on-RTL约束引起的时候非常有用。

在调用read_sdc期间禁用SDC-on-RTL约束的加载，使用read_sdc -no_import选项或将QSF变量ENABLE_IMPORT_SDC_DURING_READ_SDC设置为OFF。

注： 如果您更改实际的SDC-on-RTL文件并使用read_sdc或import_sdc命令将他们导入，就不用重新运行Analysis & Elaboration，Timing Analyzer会发出一条告警消息，通知您在重新运行Analysis & Elaboration之前不会观察到对SDC-on-RTL文件的更改。

使用read_sdc或import_sdc命令导入约束后，它们将成为Timing Analyzer中的标准约束。标准约束诊断报告（report_exceptions，report_sdc等）对这些约束进行操作，并且您可以使用现有的 Quartus® Prime时序分析API命令更新当前Timing Analyzer小节的约束。

注： 您可以右键单击约束的Location列以report_sdc交叉探测约束并选择Locate in Constraint File。
图 49. Timing Analyzer中的SDC报告
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