Quartus® Prime专业版用户指南: 设计编译

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ID 683236
日期 4/01/2024
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文档目录 x
1. 设计编译 2. 缩短编译时间 3. Quartus® Prime专业版用户指南设计编译存档 A. Quartus® Prime专业版用户指南
1. 设计编译 x
1.1. 编译概述 1.2. 使用Compilation Dashboard 1.3. 设计网表基础设施 1.4. 使用Node Finder 1.5. Precompiled Component (PCC)生成流程 1.6. Analysis & Elaboration流程 1.7. 设计综合 1.8. 设计布局和布线 1.9. 增量式优化流程 1.10. 快进编译流程(Fast-Forward Compilation Flow) 1.11. 完整编译流程（Full Compilation Flow） 1.12. 编译监控模式 1.13. 导出编译结果 1.14. 集成其他EDA工具 1.15. Compiler优化技术 1.16. 综合语言支持 1.17. 综合设置参考 1.18. Fitter设置参考 1.19. 设计编译修订历史
1.1. 编译概述 x
1.1.1. 编译流程 1.1.2. 编译层次 1.1.3. Compute Farm上的编译
1.3. 设计网表基础设施 x
1.3.1. DNI网表Five-Box数据模型
1.6. Analysis & Elaboration流程 x
1.6.1. 探索RTL Analyzer 1.6.2. 使用情况实例
1.6.1. 探索RTL Analyzer x
1.6.1.1. Sweep Hints Viewer（扫描提示查看器） 1.6.1.2. Object Set Console（对象集设置） 1.6.1.3. 模块接口 1.6.1.4. 捆绑实例 1.6.1.5. 自动隐藏未连接的管脚 1.6.1.6. 过滤端口和网络 1.6.1.7. 展开连接
1.6.2. 使用情况实例 x
1.6.2.1. 使用Tcl命令编写常规任务脚本 1.6.2.2. 使用Tcl命令遍历设计网表
1.7. 设计综合 x
1.7.1. 准备设计综合 1.7.2. 运行综合 1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC) 1.7.4. 综合后静态时序分析 (STA) 1.7.5. 查看综合报告 1.7.6. 查看综合动态报告
1.7.2. 运行综合 x
1.7.2.1. 综合期间保留寄存器 1.7.2.2. 保留信号以进行监控和调试
1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC) x
1.7.3.1. 寄存SDC-on-RTL SDC文件 1.7.3.2. 应用SDC-on-RTL约束 1.7.3.3. 检查SDC-on-RTL约束 1.7.3.4. 创建SDC-on-RTL SDC文件中的约束 1.7.3.5. 使用基于实体的SDC-on-RTL约束 1.7.3.6. Types of SDC Files Used in the Quartus® Prime Software 1.7.3.7. 示例：使用SDC-on-RTL功能
1.8. 设计布局和布线 x
1.8.1. 运行Fitter 1.8.2. 查看Fitter报告
1.8.1. 运行Fitter x
1.8.1.1. Fitter命令 1.8.1.2. 禁用或使能物理综合优化
1.8.2. 查看Fitter报告 x
1.8.2.1. 规划阶段报告 1.8.2.2. 布局阶段报告 1.8.2.3. 布线阶段报告 1.8.2.4. 重定时阶段报告 1.8.2.5. 定案阶段报告
1.8.2.2. 布局阶段报告 x
1.8.2.2.1. 全局信号可视化报告
1.8.2.3. 布线阶段报告 x
1.8.2.3.1. 全局路由器拥塞热点汇总报告 1.8.2.3.2. 全局布线器线缆利用情况
1.9. 增量式优化流程 x
1.9.1. Synthesis或Fitting期间的并发分析（Concurrent Analysis） 1.9.2. 分析Compiler快照 1.9.3. 规划阶段后验证外设（I/O）
1.9.2. 分析Compiler快照 x
1.9.2.1. 运行Snapshot Viewer
1.9.2.1. 运行Snapshot Viewer x
1.9.2.1.1. 通过Snapshot Viewer分析失败路径 1.9.2.1.2. 通过Snapshot Viewer分析时钟 1.9.2.1.3. 使用Snapshot Viewer分析高扇出网络 1.9.2.1.4. 使用Snapshot查看器验证时序约束 1.9.2.1.5. 通过Snapshot Viewer分析拥塞
1.10. 快进编译流程(Fast-Forward Compilation Flow) x
1.10.1. 步骤1：运行寄存器重定时 1.10.2. 步骤2：查看Retiming结果 1.10.3. 步骤3：运行Fast Forward编译 1.10.4. 步骤4：请检查Fast Forward结果 1.10.5. 步骤5：实现Fast Forward建议 1.10.6. 重定时限制和解决方法
1.10.2. 步骤2：查看Retiming结果 x
1.10.2.1. 查找关键链
1.10.3. 步骤3：运行Fast Forward编译 x
1.10.3.1. 按层次Fast Forward编译 1.10.3.2. HyperFlex设置
1.10.4. 步骤4：请检查Fast Forward结果 x
1.10.4.1. 时钟Fmax汇总报告(Fmax Summary Report) 1.10.4.2. Fast Forward Details Report（Fast Forward详情报告）
1.11. 完整编译流程（Full Compilation Flow） x
1.11.1. 具有临时优化模式的完整编译流程
1.13. 导出编译结果 x
1.13.1. 导出版本兼容的编译数据库 1.13.2. 导入版本兼容的编译数据库 1.13.3. 创建设计分区 1.13.4. 导出设计分区 1.13.5. 重复使用设计分区 1.13.6. 查看Quartus数据库文件信息 1.13.7. 清除编译结果
1.13.6. 查看Quartus数据库文件信息 x
1.13.6.1. QDB文件属性类型
1.14. 集成其他EDA工具 x
1.14.1. 生成其他EDA工具的VQM网表
1.15. Compiler优化技术 x
1.15.1. Compiler优化模式 1.15.2. 允许寄存器重定时 1.15.3. 自动门控时钟转换 1.15.4. 使能中间Fitter快照（Intermediate Fitter Snapshot） 1.15.5. Fast Preserve选项 1.15.6. 分形综合优化
1.15.6. 分形综合优化 x
1.15.6.1. 使能或禁用Fractal Synthesis
1.16. 综合语言支持 x
1.16.1. Verilog和SystemVerilog综合支持 1.16.2. VHDL综合支持
1.16.1. Verilog和SystemVerilog综合支持 x
1.16.1.1. Verilog HDL输入设置（设置对话框） 1.16.1.2. 设计库 1.16.1.3. Verilog HDL配置 1.16.1.4. 初始构造和存储器系统任务 1.16.1.5. Verilog HDL宏
1.16.1.3. Verilog HDL配置 x
1.16.1.3.1. 层次性设计配置
1.16.2. VHDL综合支持 x
1.16.2.1. VHDL输入设置（设置对话框） 1.16.2.2. VHDL标准库和数据包 1.16.2.3. VHDL wait构造 1.16.2.4. VHDL-2019条件分析工具编译指令
1.17. 综合设置参考 x
1.17.1. 高级综合设置（Advanced Synthesis Settings）
2. 缩短编译时间 x
2.1. 影响编译结果的因素 2.2. 缩短总编译时间的策略 2.3. 缩短综合时间和综合网表优化时间 2.4. 缩短布局时间 2.5. 缩短布线时间 2.6. 缩短静态时序分析时间 2.7. 设置步骤优先 2.8. 缩短编译时间修订历史
2.2. 缩短总编译时间的策略 x
2.2.1. 运行ECO编译流程 2.2.2. 使能多处理器编译 2.2.3. 使用基于块的编译
2.2.2. 使能多处理器编译 x
2.2.2.1. 处理器基时钟频率 2.2.2.2. 随机访问存储器（RAM） 2.2.2.3. 存储
2.3. 缩短综合时间和综合网表优化时间 x
2.3.1. 缩短综合时间和综合网表优化时间的设置 2.3.2. 使用适当编码样式缩短综合时间
2.4. 缩短布局时间 x
2.4.1. 布局工作量乘法器设置
2.5. 缩短布线时间 x
2.5.1. 使用Chip Planner识别布线拥塞
2.5.1. 使用Chip Planner识别布线拥塞 x
2.5.1.1. 布线拥塞区域 2.5.1.2. HDL编码样式造成的拥塞
1. 设计编译
2. 缩短编译时间
3. Quartus® Prime专业版用户指南设计编译存档
A. Quartus® Prime专业版用户指南

2.4. 缩短布局时间

布局设计所需要的时间取决于两个因素：
  • 您的设计中，逻辑在器件中放置的方式有几种。
  • 需要为控制工作量的设置找到良好位置。

您可以通过更改布局算法的设置来减少布局时间。如果您启用了higher performance effort 编译器优化模式，则可以尝试降低工作量设置，并观察它如何在运行时间和结果质量(QoR)之间进行权衡。

您还可以观察设计中主要逻辑块的放置情况（通过多次编译），以查看主要块在每次编译之间是否倾向于放置在布局规划中的相同位置。假设在某些编译中主要块被放置在不同位置。如果这样的布局会带来良好的QoR，则创建Logic Lock区域以确保模块放置在QoR良好的区域，这样应该有助于减少编译时间。

有时需要在布局和布线时间之间权衡。如果布局运行时间不足以找到较好位置，则布线时间会增加。缩短布局时间，请确保不增加布线时间并缩短整体编译时间。


本章节内容
布局工作量乘法器设置

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