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1.1. 编译概述
1.2. 使用Compilation Dashboard
1.3. 设计网表基础设施
1.4. 使用Node Finder
1.5. Precompiled Component (PCC)生成流程
1.6. Analysis & Elaboration流程
1.7. 设计综合
1.8. 设计布局和布线
1.9. 增量式优化流程
1.10. 快进编译流程(Fast-Forward Compilation Flow)
1.11. 完整编译流程(Full Compilation Flow)
1.12. 编译监控模式
1.13. 导出编译结果
1.14. 集成其他EDA工具
1.15. Compiler优化技术
1.16. 综合语言支持
1.17. 综合设置参考
1.18. Fitter设置参考
1.19. 设计编译修订历史
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1.16.1.1. Verilog HDL输入设置(设置对话框)
点击Assignments > Settings > Verilog HDL Input,为Verilog HDL输入文件综合指定选项。
图 134. Verilog HDL输入设置对话框
设置 |
描述 |
---|---|
Verilog Version |
指定综合使用指定标准处理Verilog HDL输入设计文件。可选择任何匹配您Verilog HDL文件或SystemVerilog设计文件的支持语言标准。 |
Library Mapping File |
允许选择性指定一个提供的Library Mapping File (.lmf), 以用于综合含有非Intel FPGA功能映射到IP核的Verilog HDL文件。在File name框中可指定LMF全路径名称。 |
Verilog HDL Macro | Verilog HDL宏是预编译器指令,可将其添加到Verilog HDL文件后通过Name和Setting文件定义约束,标记或其他功能。您添加的宏将出现在Existing Verilog HDL macro settings列表中。 |