仅对英特尔可见 — GUID: mwh1410471200892
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1.1. 编译概述
1.2. 使用Compilation Dashboard
1.3. 设计网表基础设施
1.4. 使用Node Finder
1.5. Precompiled Component (PCC)生成流程
1.6. Analysis & Elaboration流程
1.7. 设计综合
1.8. 设计布局和布线
1.9. 增量式优化流程
1.10. 快进编译流程(Fast-Forward Compilation Flow)
1.11. 完整编译流程(Full Compilation Flow)
1.12. 编译监控模式
1.13. 导出编译结果
1.14. 集成其他EDA工具
1.15. Compiler优化技术
1.16. 综合语言支持
1.17. 综合设置参考
1.18. Fitter设置参考
1.19. 设计编译修订历史
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2.6. 缩短静态时序分析时间
如果执行时序驱动的综合,则 Quartus® Prime软件在Analysis和Synthesis期间运行Timing Analyzer。
Quartus® Prime Fitter也在布局和路由选择期间运行Timing Analyzer。如果 Synopsys* Design Constraints File(.sdc)中存在不正确的约束,则 Quartus® Prime软件可能消耗不必要的时间多次处理这些约束。
- 如果设计中未指定错误路径和多周期路径,则Timing Analyzer可能会分析与设计无关的路径。
- 如果重新定义.sdc文件中的约束,Timing Analyzer可能消耗额外时间处理。为避免这种情况,请从编译消息中查找已被重新定义的Synopsis设计约束指示,并据此更新.sdc文件。
- 确保为设计提供正确的时序约束,因为软件并不了解设计意图,例如如何考量错误路径或多周期路径。当正确指定这些约束后,Timing Analyzer跳过路径分析,而Fitter也不消耗额外时间优化这些路径。