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1.6.1.3. 模块接口

RTL Analyzer中的原理图查看器支持查看SystemVerilog中包含接口的设计的模块接口。 您可以通过在原理图查看器中启动设计并从选项卡的文字菜单中选择其中一种接口模式来访问接口模式。RTL Analyzer支持三种接口模式,如下图所示:
图 24. 接口模式
注: 关于未绑定实例模式的详细信息,请参阅捆绑实例

无接口模式(默认)

该默认模式中所有端口都单独显示,即使它们是接口的一部分。

在以下示例中,您可以观察到下图中列出的cu1u2模块的所有端口都没有任何端口分组。

图 25. 无接口模式

有接口模式

在此模式下,接口的所有端口都被分组并在紧凑而简明的原理图显示出来。接口旁边有一个展开按钮“+”和双垂直线。您可以展开每个接口以查看接口下的所有端口。

在以下实例中,您可以观察到在u1模块中,所有属于cpucpu_bus[0]cpu_bus[1]cpu_mp接口的端口都被分在一组(用“+”符号表示)。每个接口旁边都标记了两条深灰色的线条。

图 26. 有接口模式

该模式下,当您展开一个接口并选择该接口下的任何端口时,所有相关端口(输入/输出)都会自动突出显示。

在以下示例中,当您展开cu1u2模块的cpu_mp接口时就会看到两个模块中的一个cpu_mp.clk端口并选择,所有相关端口(以红色突出显示)都会自动高亮显示,如下图所示:

图 27. 扩展接口
注:

您还可以在Object Set Console Window中查看这些相关端口。

“Interface Only”模式

在此模式下,原理图查看器中仅显示具有接口的模块。所有非接口端口和对象都将被移除。此模式有助于查看通过接口连接的模块之间的关系。您可以展开每个接口以查看接口下的所有端口。

在以下示例中,您可以观察到cu1模块中的非接口端口o[3:0]被移除,在原理图查看器中所有其他对象不可见。

图 28. “Interface Only”模式