1.1.1. 编译流程

Quartus® Prime专业版用户指南: 设计编译

下载 PDF

在收藏夹中：

Agilex™ 7 M-Series FPGA and SoC FPGA Support Intel® FPGA Development Tools Support Intel® Cyclone® 10 GX FPGAs Support Agilex™ 5 FPGA D-Series and E-Series Agilex™ 5 E-Series FPGA and SoC FPGA Support Agilex™ 7 I-Series FPGA and SoC FPGA Support Agilex™ 5 FPGA and SoC FPGA D-Series Support Programming, Reference & Implementation Guides for Developers

ID 683236

日期 4/01/2024

版本

Public

1.1.1. 编译流程

Quartus® Prime专业版 Compiler支持各种流程，有助于性能最大化和编译处理时间最小化。灵活高效的模块化Compiler允许通过单命令顺序运行所有模块，或单独运行和优化编译的每个阶段。

开发和优化设计时，可仅运行需要的Compiler阶段，而无需等待整个编译。仅在设计完成且准备运行所有Compiler模块生成器件编程图像时才进行完整编译。

表 2. 编译流程
编译器流程	功能
完整编译流程（Full Compilation Flow）	按顺序启动所有Compiler模块进行综合、布局布线（fit）、分析最终时序并生成器件编程文件。默认情况下，Compiler仅生成和保留完整编译期间的综合和最终快照。可选择性使能 Enable Intermediate Fitter Snapshots 以保留规划（planned）、布局（placed）、路由（routed）和重定时（retimed）后的快照。
基于块的设计流程（Block-Based Design Flows）	支持在一个或多个工程中对设计模块的保留和再使用。可在其他工程中重复使用已综合或最终的设计块。可重复使用的设计块可包含器件内核或外设资源。
增量式优化流程（Incremental Optimization Flow）	增量式优化允许每个Fitter阶段后停止进行中的处理，以分析结果并在进入下一编译阶段前调整设置或RTL。此迭代流程可在每个阶段进行优化，无需等待完整编译结果。
Hyper-Aware设计流程（Hyper-Aware Design Flow）	结合自动寄存器重定时（Hyper-Retiming）和针对性时序收敛建议（Fast Forward Compilation）实现，可最大限度利用Hyper-Register并推动 Stratix® 10和 Agilex™ 7器件达到最高性能。
局部重配置（Partial Reconfiguration）	动态重配置FPGA的一部分，而其余FPGA设计继续运行。
ECO编译流程（ECO Compilation Flow）	Quartus® Prime专业版软件支持最后一刻有针对性的设计变更（也称为工程变更命令(ECO)），即便是在完全编译设计之后。ECO通常发生在设计验证阶段。请参阅 Quartus® Prime专业版用户指南：设计优化。