仅对英特尔可见 — GUID: qmg1656513138531
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1.1. 编译概述
1.2. 使用Compilation Dashboard
1.3. 设计网表基础设施
1.4. 使用Node Finder
1.5. Precompiled Component (PCC)生成流程
1.6. Analysis & Elaboration流程
1.7. 设计综合
1.8. 设计布局和布线
1.9. 增量式优化流程
1.10. 快进编译流程(Fast-Forward Compilation Flow)
1.11. 完整编译流程(Full Compilation Flow)
1.12. 编译监控模式
1.13. 导出编译结果
1.14. 集成其他EDA工具
1.15. Compiler优化技术
1.16. 综合语言支持
1.17. 综合设置参考
1.18. Fitter设置参考
1.19. 设计编译修订历史
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1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC)
SDC-on-RTL支持使用符合SDC 2.1的SDC命令编写的SDC文件,并支持Tcl控制台可以解析的常规Tcl代码。这些SDC文件针对您的设计网表,允许您定位层次端口。
注:
- 仅Timing Analyzer Tcl控制台支持sdc_ext Tcl包。
- 目前, Quartus® Prime软件对具有RTL_SDC_FILE约束的文件禁用基于GUI的约束编写。这意味着时序约束输入对话框不可用。您必须仅通过手动键入来输入时序约束。
- 在SDC-on-RTL SDC文件中发现的问题(例如,不正确的选项或其他句法错误)将作为告警发布在 Quartus® Prime软件GUI和消息控制台中。
有关如何管理SDC-on-RTL SDC文件的更多信息,请参阅以下主题: