文档目录
文档目录 x
1. 设计编译 2. 缩短编译时间 3. Quartus® Prime专业版用户指南设计编译存档 A. Quartus® Prime专业版用户指南
1. 设计编译 x
1.1. 编译概述 1.2. 使用Compilation Dashboard 1.3. 设计网表基础设施 1.4. 使用Node Finder 1.5. Precompiled Component (PCC)生成流程 1.6. Analysis & Elaboration流程 1.7. 设计综合 1.8. 设计布局和布线 1.9. 增量式优化流程 1.10. 快进编译流程(Fast-Forward Compilation Flow) 1.11. 完整编译流程（Full Compilation Flow） 1.12. 编译监控模式 1.13. 导出编译结果 1.14. 集成其他EDA工具 1.15. Compiler优化技术 1.16. 综合语言支持 1.17. 综合设置参考 1.18. Fitter设置参考 1.19. 设计编译修订历史
1.1. 编译概述 x
1.1.1. 编译流程 1.1.2. 编译层次 1.1.3. Compute Farm上的编译
1.3. 设计网表基础设施 x
1.3.1. DNI网表Five-Box数据模型
1.6. Analysis & Elaboration流程 x
1.6.1. 探索RTL Analyzer 1.6.2. 使用情况实例
1.6.1. 探索RTL Analyzer x
1.6.1.1. Sweep Hints Viewer（扫描提示查看器） 1.6.1.2. Object Set Console（对象集设置） 1.6.1.3. 模块接口 1.6.1.4. 捆绑实例 1.6.1.5. 自动隐藏未连接的管脚 1.6.1.6. 过滤端口和网络 1.6.1.7. 展开连接
1.6.2. 使用情况实例 x
1.6.2.1. 使用Tcl命令编写常规任务脚本 1.6.2.2. 使用Tcl命令遍历设计网表
1.7. 设计综合 x
1.7.1. 准备设计综合 1.7.2. 运行综合 1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC) 1.7.4. 综合后静态时序分析 (STA) 1.7.5. 查看综合报告 1.7.6. 查看综合动态报告
1.7.2. 运行综合 x
1.7.2.1. 综合期间保留寄存器 1.7.2.2. 保留信号以进行监控和调试
1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC) x
1.7.3.1. 寄存SDC-on-RTL SDC文件 1.7.3.2. 应用SDC-on-RTL约束 1.7.3.3. 检查SDC-on-RTL约束 1.7.3.4. 创建SDC-on-RTL SDC文件中的约束 1.7.3.5. 使用基于实体的SDC-on-RTL约束 1.7.3.6. Types of SDC Files Used in the Quartus® Prime Software 1.7.3.7. 示例：使用SDC-on-RTL功能
1.8. 设计布局和布线 x
1.8.1. 运行Fitter 1.8.2. 查看Fitter报告
1.8.1. 运行Fitter x
1.8.1.1. Fitter命令 1.8.1.2. 禁用或使能物理综合优化
1.8.2. 查看Fitter报告 x
1.8.2.1. 规划阶段报告 1.8.2.2. 布局阶段报告 1.8.2.3. 布线阶段报告 1.8.2.4. 重定时阶段报告 1.8.2.5. 定案阶段报告
1.8.2.2. 布局阶段报告 x
1.8.2.2.1. 全局信号可视化报告
1.8.2.3. 布线阶段报告 x
1.8.2.3.1. 全局路由器拥塞热点汇总报告 1.8.2.3.2. 全局布线器线缆利用情况
1.9. 增量式优化流程 x
1.9.1. Synthesis或Fitting期间的并发分析（Concurrent Analysis） 1.9.2. 分析Compiler快照 1.9.3. 规划阶段后验证外设（I/O）
1.9.2. 分析Compiler快照 x
1.9.2.1. 运行Snapshot Viewer
1.9.2.1. 运行Snapshot Viewer x
1.9.2.1.1. 通过Snapshot Viewer分析失败路径 1.9.2.1.2. 通过Snapshot Viewer分析时钟 1.9.2.1.3. 使用Snapshot Viewer分析高扇出网络 1.9.2.1.4. 使用Snapshot查看器验证时序约束 1.9.2.1.5. 通过Snapshot Viewer分析拥塞
1.10. 快进编译流程(Fast-Forward Compilation Flow) x
1.10.1. 步骤1：运行寄存器重定时 1.10.2. 步骤2：查看Retiming结果 1.10.3. 步骤3：运行Fast Forward编译 1.10.4. 步骤4：请检查Fast Forward结果 1.10.5. 步骤5：实现Fast Forward建议 1.10.6. 重定时限制和解决方法
1.10.2. 步骤2：查看Retiming结果 x
1.10.2.1. 查找关键链
1.10.3. 步骤3：运行Fast Forward编译 x
1.10.3.1. 按层次Fast Forward编译 1.10.3.2. HyperFlex设置
1.10.4. 步骤4：请检查Fast Forward结果 x
1.10.4.1. 时钟Fmax汇总报告(Fmax Summary Report) 1.10.4.2. Fast Forward Details Report（Fast Forward详情报告）
1.11. 完整编译流程（Full Compilation Flow） x
1.11.1. 具有临时优化模式的完整编译流程
1.13. 导出编译结果 x
1.13.1. 导出版本兼容的编译数据库 1.13.2. 导入版本兼容的编译数据库 1.13.3. 创建设计分区 1.13.4. 导出设计分区 1.13.5. 重复使用设计分区 1.13.6. 查看Quartus数据库文件信息 1.13.7. 清除编译结果
1.13.6. 查看Quartus数据库文件信息 x
1.13.6.1. QDB文件属性类型
1.14. 集成其他EDA工具 x
1.14.1. 生成其他EDA工具的VQM网表
1.15. Compiler优化技术 x
1.15.1. Compiler优化模式 1.15.2. 允许寄存器重定时 1.15.3. 自动门控时钟转换 1.15.4. 使能中间Fitter快照（Intermediate Fitter Snapshot） 1.15.5. Fast Preserve选项 1.15.6. 分形综合优化
1.15.6. 分形综合优化 x
1.15.6.1. 使能或禁用Fractal Synthesis
1.16. 综合语言支持 x
1.16.1. Verilog和SystemVerilog综合支持 1.16.2. VHDL综合支持
1.16.1. Verilog和SystemVerilog综合支持 x
1.16.1.1. Verilog HDL输入设置（设置对话框） 1.16.1.2. 设计库 1.16.1.3. Verilog HDL配置 1.16.1.4. 初始构造和存储器系统任务 1.16.1.5. Verilog HDL宏
1.16.1.3. Verilog HDL配置 x
1.16.1.3.1. 层次性设计配置
1.16.2. VHDL综合支持 x
1.16.2.1. VHDL输入设置（设置对话框） 1.16.2.2. VHDL标准库和数据包 1.16.2.3. VHDL wait构造 1.16.2.4. VHDL-2019条件分析工具编译指令
1.17. 综合设置参考 x
1.17.1. 高级综合设置（Advanced Synthesis Settings）
2. 缩短编译时间 x
2.1. 影响编译结果的因素 2.2. 缩短总编译时间的策略 2.3. 缩短综合时间和综合网表优化时间 2.4. 缩短布局时间 2.5. 缩短布线时间 2.6. 缩短静态时序分析时间 2.7. 设置步骤优先 2.8. 缩短编译时间修订历史
2.2. 缩短总编译时间的策略 x
2.2.1. 运行ECO编译流程 2.2.2. 使能多处理器编译 2.2.3. 使用基于块的编译
2.2.2. 使能多处理器编译 x
2.2.2.1. 处理器基时钟频率 2.2.2.2. 随机访问存储器（RAM） 2.2.2.3. 存储
2.3. 缩短综合时间和综合网表优化时间 x
2.3.1. 缩短综合时间和综合网表优化时间的设置 2.3.2. 使用适当编码样式缩短综合时间
2.4. 缩短布局时间 x
2.4.1. 布局工作量乘法器设置
2.5. 缩短布线时间 x
2.5.1. 使用Chip Planner识别布线拥塞
2.5.1. 使用Chip Planner识别布线拥塞 x
2.5.1.1. 布线拥塞区域 2.5.1.2. HDL编码样式造成的拥塞
1. 设计编译
2. 缩短编译时间
3. Quartus® Prime专业版用户指南设计编译存档
A. Quartus® Prime专业版用户指南

1.10.3.1. 按层次Fast Forward编译

启用后，默认Fast Forward编译将在整个设计层次上运行。您也可以指定Enable Hyper-Retimer Fast Forward Hierarchy analysis during compilation约束以便在Fast Forward编译期间包含或不包含特定设计子层次和实例。此技术允许您将Fast Forward报告和优化工作效力集中在设计的特定区域。按层次结构进行Fast Forward编译生成的报告与对整个层次结构进行的Fast Forward编译生成的报告相同。

按照以下步骤以在Fast Forward编译期间包含或不包含特定设计子层次结构和实例：

  1. 要在完整编译过程中启用可选的Fast Forward Compilation，请在Compilation Dashboard上打开Fast Forward Timing Closure Recommendations或者将以下任务添加到工程.qsf中： 
    set_global_assignment -name FLOW_ENABLE_HYPER_RETIMER_FAST_FORWARD ON
    图 103. 使能Fast Forward Timing Closure Recommendations
  2. 要从Fast Forward Compilation中排除特定层次结构或实体，请在Assignment Editor中，将Enable Hyper-Retimer Fast Forward Hierarchy analysis during compilation约束设置为Off，或者将以下约束添加到您需要排除的每个层次或实体的工程.qsf中： 
    set_global_assignment -name HYPER_RETIMER_FAST_FORWARD_ON_HIERARCHY OFF \
    <INSTANCE MODULE NAME>
  3. 要将特定层次或实体包含到Fast Forward Compilation中，请在Assignment Editor中，将Enable Hyper-Retimer Fast Forward Hierarchy analysis during compilation约束设置为On，或者将以下约束添加到您需要包含的每个层次结构或实体的工程.qsf中： 
    set_global_assignment -name HYPER_RETIMER_FAST_FORWARD_ON_HIERARCHY ON \
     <INSTANCE MODULE NAME>
  4. 在Compilation Dashboard上点击Fast Forward Timing Closure Recommendations,阶段，或单击Processing > Start Compilation来运行包含Fast Forward Compile的完整编译。

您可以在单个.qsf内部对同一实例混合使用ON和OFF约束。如果您将混合的ON和OFF约束分配给同一实例，则.qsf中排在最后的约束优先运行。

如果要对设计中的层次结构子集执行Fast Forward分析，请关闭要从分析中省略的所有层次结构的Fast Forward分析。否则，请从根层次结构关闭Fast Forward分析，并打开要分析的层次结构的Fast Forward分析。以下示例显示了其中一些约束组合，请参阅设计层次结构实例。

图 104. 设计层次结构实例 
# This runs Fast Forward Compile on the entire hierarchy: A,B,C,D,E,F
# This produces the same result as if FAST_FORWARD_HIERARCHY was not set in the QSF

set_global_assignment -name FLOW_ENABLE_HYPER_RETIMER_FAST_FORWARD ON
set_instance_assignment -name HYPER_RETIMER_FAST_FORWARD_ON_HIERARCHY ON -to |
# Runs Fast Forward Compile on B and E only, ignores A,C,D,F

set_global_assignment -name FLOW_ENABLE_HYPER_RETIMER_FAST_FORWARD ON
set_instance_assignment -name HYPER_RETIMER_FAST_FORWARD_ON_HIERARCHY OFF -to |
set_instance_assignment -name HYPER_RETIMER_FAST_FORWARD_ON_HIERARCHY ON -to B
# Runs  Fast Forward Compile on C only, ignores A,B,D,E,F

set_global_assignment -name FLOW_ENABLE_HYPER_RETIMER_FAST_FORWARD ON
set_instance_assignment -name HYPER_RETIMER_FAST_FORWARD_ON_HIERARCHY OFF -to |
set_instance_assignment -name HYPER_RETIMER_FAST_FORWARD_ON_HIERARCHY ON -to C
set_instance_assignment -name HYPER_RETIMER_FAST_FORWARD_ON_HIERARCHY OFF -to F
# ON instance HYPER_RETIMER_FAST_FORWARD_ON_HIERARCHY takes precedence
# Fast Forward Compile runs on only C and F
# If the assignments were reversed then FFC would not run

set_global_assignment -name FLOW_ENABLE_HYPER_RETIMER_FAST_FORWARD ON
set_instance_assignment -name HYPER_RETIMER_FAST_FORWARD_ON_HIERARCHY OFF -to |
set_instance_assignment -name HYPER_RETIMER_FAST_FORWARD_ON_HIERARCHY OFF -to C
set_instance_assignment -name HYPER_RETIMER_FAST_FORWARD_ON_HIERARCHY ON -to C
# This runs on A,B,C,F

set_global_assignment -name FLOW_ENABLE_HYPER_RETIMER_FAST_FORWARD ON
set_instance_assignment -name HYPER_RETIMER_FAST_FORWARD_ON_HIERARCHY OFF -to D
set_instance_assignment -name HYPER_RETIMER_FAST_FORWARD_ON_HIERARCHY OFF -to E
注： 实例约束适用于布局布线后网表。因此，您可能需要定义设计分区。否则，实例名称可能会在综合期间发生变化，从而导致意外的约束结果。请参阅创建设计分区。
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