Quartus® Prime专业版用户指南: 设计编译

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ID 683236
日期 4/01/2024
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文档目录 x
1. 设计编译 2. 缩短编译时间 3. Quartus® Prime专业版用户指南设计编译存档 A. Quartus® Prime专业版用户指南
1. 设计编译 x
1.1. 编译概述 1.2. 使用Compilation Dashboard 1.3. 设计网表基础设施 1.4. 使用Node Finder 1.5. Precompiled Component (PCC)生成流程 1.6. Analysis & Elaboration流程 1.7. 设计综合 1.8. 设计布局和布线 1.9. 增量式优化流程 1.10. 快进编译流程(Fast-Forward Compilation Flow) 1.11. 完整编译流程（Full Compilation Flow） 1.12. 编译监控模式 1.13. 导出编译结果 1.14. 集成其他EDA工具 1.15. Compiler优化技术 1.16. 综合语言支持 1.17. 综合设置参考 1.18. Fitter设置参考 1.19. 设计编译修订历史
1.1. 编译概述 x
1.1.1. 编译流程 1.1.2. 编译层次 1.1.3. Compute Farm上的编译
1.3. 设计网表基础设施 x
1.3.1. DNI网表Five-Box数据模型
1.6. Analysis & Elaboration流程 x
1.6.1. 探索RTL Analyzer 1.6.2. 使用情况实例
1.6.1. 探索RTL Analyzer x
1.6.1.1. Sweep Hints Viewer（扫描提示查看器） Sweep Hints Viewer的Root Causes View Sweep Hints Viewer的Hierarchy View Sweep Hints Viewer的Sweep Hints View 1.6.1.2. Object Set Console（对象集设置） 1.6.1.3. 模块接口 1.6.1.4. 捆绑实例 1.6.1.5. 自动隐藏未连接的管脚 1.6.1.6. 过滤端口和网络 1.6.1.7. 展开连接
1.6.2. 使用情况实例 x
1.6.2.1. 使用Tcl命令编写常规任务脚本 1.6.2.2. 使用Tcl命令遍历设计网表
1.7. 设计综合 x
1.7.1. 准备设计综合 1.7.2. 运行综合 1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC) 1.7.4. 综合后静态时序分析 (STA) 1.7.5. 查看综合报告 1.7.6. 查看综合动态报告
1.7.2. 运行综合 x
1.7.2.1. 综合期间保留寄存器 1.7.2.2. 保留信号以进行监控和调试
1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC) x
1.7.3.1. 寄存SDC-on-RTL SDC文件 1.7.3.2. 应用SDC-on-RTL约束 1.7.3.3. 检查SDC-on-RTL约束 1.7.3.4. 创建SDC-on-RTL SDC文件中的约束 1.7.3.5. 使用基于实体的SDC-on-RTL约束 1.7.3.6. Types of SDC Files Used in the Quartus® Prime Software 1.7.3.7. 示例：使用SDC-on-RTL功能
1.8. 设计布局和布线 x
1.8.1. 运行Fitter 1.8.2. 查看Fitter报告
1.8.1. 运行Fitter x
1.8.1.1. Fitter命令 1.8.1.2. 禁用或使能物理综合优化
1.8.2. 查看Fitter报告 x
1.8.2.1. 规划阶段报告 1.8.2.2. 布局阶段报告 1.8.2.3. 布线阶段报告 1.8.2.4. 重定时阶段报告 1.8.2.5. 定案阶段报告
1.8.2.2. 布局阶段报告 x
1.8.2.2.1. 全局信号可视化报告
1.8.2.3. 布线阶段报告 x
1.8.2.3.1. 全局路由器拥塞热点汇总报告 1.8.2.3.2. 全局布线器线缆利用情况
1.9. 增量式优化流程 x
1.9.1. Synthesis或Fitting期间的并发分析（Concurrent Analysis） 1.9.2. 分析Compiler快照 1.9.3. 规划阶段后验证外设（I/O）
1.9.2. 分析Compiler快照 x
1.9.2.1. 运行Snapshot Viewer
1.9.2.1. 运行Snapshot Viewer x
1.9.2.1.1. 通过Snapshot Viewer分析失败路径 1.9.2.1.2. 通过Snapshot Viewer分析时钟 1.9.2.1.3. 使用Snapshot Viewer分析高扇出网络 1.9.2.1.4. 使用Snapshot查看器验证时序约束 1.9.2.1.5. 通过Snapshot Viewer分析拥塞
1.10. 快进编译流程(Fast-Forward Compilation Flow) x
1.10.1. 步骤1：运行寄存器重定时 1.10.2. 步骤2：查看Retiming结果 1.10.3. 步骤3：运行Fast Forward编译 1.10.4. 步骤4：请检查Fast Forward结果 1.10.5. 步骤5：实现Fast Forward建议 1.10.6. 重定时限制和解决方法
1.10.2. 步骤2：查看Retiming结果 x
1.10.2.1. 查找关键链
1.10.3. 步骤3：运行Fast Forward编译 x
1.10.3.1. 按层次Fast Forward编译 1.10.3.2. HyperFlex设置
1.10.4. 步骤4：请检查Fast Forward结果 x
1.10.4.1. 时钟Fmax汇总报告(Fmax Summary Report) 1.10.4.2. Fast Forward Details Report（Fast Forward详情报告）
1.11. 完整编译流程（Full Compilation Flow） x
1.11.1. 具有临时优化模式的完整编译流程
1.13. 导出编译结果 x
1.13.1. 导出版本兼容的编译数据库 1.13.2. 导入版本兼容的编译数据库 1.13.3. 创建设计分区 1.13.4. 导出设计分区 1.13.5. 重复使用设计分区 1.13.6. 查看Quartus数据库文件信息 1.13.7. 清除编译结果
1.13.6. 查看Quartus数据库文件信息 x
1.13.6.1. QDB文件属性类型
1.14. 集成其他EDA工具 x
1.14.1. 生成其他EDA工具的VQM网表
1.15. Compiler优化技术 x
1.15.1. Compiler优化模式 1.15.2. 允许寄存器重定时 1.15.3. 自动门控时钟转换 1.15.4. 使能中间Fitter快照（Intermediate Fitter Snapshot） 1.15.5. Fast Preserve选项 1.15.6. 分形综合优化
1.15.6. 分形综合优化 x
1.15.6.1. 使能或禁用Fractal Synthesis
1.16. 综合语言支持 x
1.16.1. Verilog和SystemVerilog综合支持 1.16.2. VHDL综合支持
1.16.1. Verilog和SystemVerilog综合支持 x
1.16.1.1. Verilog HDL输入设置（设置对话框） 1.16.1.2. 设计库 1.16.1.3. Verilog HDL配置 1.16.1.4. 初始构造和存储器系统任务 1.16.1.5. Verilog HDL宏
1.16.1.3. Verilog HDL配置 x
1.16.1.3.1. 层次性设计配置
1.16.2. VHDL综合支持 x
1.16.2.1. VHDL输入设置（设置对话框） 1.16.2.2. VHDL标准库和数据包 1.16.2.3. VHDL wait构造 1.16.2.4. VHDL-2019条件分析工具编译指令
1.17. 综合设置参考 x
1.17.1. 高级综合设置（Advanced Synthesis Settings）
2. 缩短编译时间 x
2.1. 影响编译结果的因素 2.2. 缩短总编译时间的策略 2.3. 缩短综合时间和综合网表优化时间 2.4. 缩短布局时间 2.5. 缩短布线时间 2.6. 缩短静态时序分析时间 2.7. 设置步骤优先 2.8. 缩短编译时间修订历史
2.2. 缩短总编译时间的策略 x
2.2.1. 运行ECO编译流程 2.2.2. 使能多处理器编译 2.2.3. 使用基于块的编译
2.2.2. 使能多处理器编译 x
2.2.2.1. 处理器基时钟频率 2.2.2.2. 随机访问存储器（RAM） 2.2.2.3. 存储
2.3. 缩短综合时间和综合网表优化时间 x
2.3.1. 缩短综合时间和综合网表优化时间的设置 2.3.2. 使用适当编码样式缩短综合时间
2.4. 缩短布局时间 x
2.4.1. 布局工作量乘法器设置
2.5. 缩短布线时间 x
2.5.1. 使用Chip Planner识别布线拥塞
2.5.1. 使用Chip Planner识别布线拥塞 x
2.5.1.1. 布线拥塞区域 2.5.1.2. HDL编码样式造成的拥塞
1. 设计编译
2. 缩短编译时间
3. Quartus® Prime专业版用户指南设计编译存档
A. Quartus® Prime专业版用户指南

1.6.1.1. Sweep Hints Viewer（扫描提示查看器）

Sweep Hints Viewer（扫描提示查看器）允许您直观地查看并确定为何Synthesis删除了设计中的逻辑。该查看器是RTL Analyzer工具之一，您可以选择Tools > View Sweep Hints来从菜单访问该工具。
您还可以从被扫描实例的上下文相关菜单启动该查看器。

RTL Analyzer以橙色突出显示顶层模块端口和叶子节点以及相关的扫描提示。当您的鼠标悬停在已扫描端口或实例上时，工具提示会显示扫描端口的数量、扫描提示的类型和扫描提示原因。这些突出显示和工具提示在原理图视图和Netlist Navigator中都可用，如下图所示：

RTL Analyzer中的Sweep Hints View

在RTL Analyzer中，您可以从扫描实例的上下文菜单选择View Sweep Hints，或者在netlist navigator（网表浏览器）和schematic view（原理图视图）中的顶层模块端口启动Sweep Hints Viewer，如下图所示：

从上下文菜单选择View Sweep Hints后，Sweep Hints Viewer会自动填充所选实例或端口的扫描提示，如下图所示：

自动填充所选实力的扫描提示列表

Sweep Hints Viewer的Root Causes View

要确定设计中特定节点被清除的根本原因（root cause），您必须了解在扫描过程中被标记的每个节点的各种原因，如下所示：

  • 节点停留在常数0或1。例如，AND gate（与门）的输入端口停留在0而触发AND gate（与门）扫描，因为AND gate（与门）的输出也停留在0。
  • 节点充当导线，而被删除。例如，选择线被连接到常量的多路复用器充当导线。
  • 节点在扫描期间被修改，但并未将其删除。
  • 一个节点丢失了所有扇出并且被删除。
  • 端口或实例端口被断开连接，因为父级或子级无扇出。

Sweep Hints Viewer的Root Causes选项卡提供扫描记录列表及其被扫描的根本原因，如下实例所示：

图 13. Sweep Hints Viewer的Root Causes选项卡

Root Causes视图显示根源原因以及在Swept Objects Count栏显示的根对象中被清除对象的总个数，您可以在Root Record栏追溯扫描记录（例如，上图中的802137）。从上下文菜单选择Show Sweep Hints选项将界面切换到Sweep Hints视图以显示所有将根记录标识为根本原因的扫描记录，如下图所示：

图 14. 追踪根记录的扫描记录
注： 要了解关于Show Hint Trace的更多详细信息，请参阅Sweep Hints Viewer的Sweep Hints View部分。

Sweep Hints Viewer的Hierarchy View

回顾Analysis & Elaboration流程中作为Analysis & Elaboration阶段中的扫描优化（扫描检查点）如何发生。扫描优化阶段会留下一个数据库，其中包含被扫描掉的对象及其移除的原因。该数据库还会追踪被移除对象之间的关系。例如，如果门控的输出悬空，则会将其扫描掉。扇入锥（fan-in cone）中的少数单元也可以被扫描掉，因为它们的输出不会驱动任何有用的东西。Sweep Hints Viewer允许您查看扫描提示数据库，其中包含预扫描设计中稍后被移除的标记对象列表。

注： 对于大型和复杂的设计，扫描对象的总数可能非常大（以百万计）。因此，扫描对象按层次排列，以便您可以快速查询、过滤和查找您感兴趣的区域。
图 15. Sweep Hints Viewer中的Hierarchy选项卡

在Sweep Hints Viewer的Hierarchy选项卡中，您可以观察到各种层次结构级别及其扫描统计数据。这里的逻辑单元是叶子节点单元（即，逻辑原语），例如AND/OR gate（与门/或门）或寄存器。层次单元是叶子节点单元和其他层次单元的组合。

上图中的Leaf Cells Count by Hierarchy表格提供了有关在本地或给定层次路径的整个层次结构中扫描的逻辑百分比的信息。该表格的叶子节点单元数量栏中显示扫描前后以及层次路径的类型，可以是USER（您设计的 RTL）， Intel® IP、或MEGAFUNCTION（ Intel® -提供的库模块）。如果层次结构表很大，请使用过滤选项来细化设计的区域。

注： 默认隐藏 Intel® IP和MEGAFUNCTION类型，因为您无法对其进行修改。但是，在特定情形下您可以通过Hierarchy Type下拉列表选择需要的选项。在此视图中加密模块始终被隐藏。

Sweep Hints Viewer的Sweep Hints View

图 16. Sweep Hints Viewer中的扫描对象示例

请注意原理图视图中以水蓝色突出显示的扫描对象。如果您将鼠标悬停在此对象工具提示上或查看Sweep Hints Viewer中的扫描原因，就可以看到此实例已被扫除，因为该实例端口丢失了扇出。同样，您可以选择其他扫描对象来确定其根本原因，并在原理图查看器和层次结构视图中查看它们。当您继续编译流程时，所有这些对象最终都会从设计中清除。

Hierarchy选项卡可帮助您按实例的扫描统计信息进行过滤，与此同时，Sweep Hints选项卡允许您过滤和查询给定层次结构级别中清除的叶子节点对象。表格中的各个列描述了清除操作中所涉及的对象，并提供了查询数据的方法。例如，您可以查找特定的实例类型或将结果限制为特定的清除原因、类型等。

查看相关扫描对象

您还可以在Sweep Hints下对选择的对象右键单击来查看相关的扫描对象，并从上下文菜单中选择Show Hint Trace。Hint Trace for ID <number> 部分显示导致特定对象被扫除的扫除对象的层次列表，以及由于某个对象而被扫除的对象。突出显示和选择链中各种对象的能力使您可以缩小所需的扫除信息的范围。

在下图中，当您追踪对象ID为30的端口的扫描提示时，在Hint Trace for ID 30 下，您注意到对象ID为2的实例端口与扫描端口30相关。这两个对象的扫描原因都是断开扇出。

图 17. 相关扫描对象
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