1.9.2.1. 运行Snapshot Viewer

Quartus® Prime专业版用户指南: 设计编译

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ID 683236

日期 4/01/2024

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1.9.2.1. 运行Snapshot Viewer

运行Plan，Place，Route或Fitter的Finalize阶段后，您可以运行Snapshot Viewer来协助进行时序收敛和设计分析。Snapshot Viewer允许您从Flow Navigator运行各种分析任务以实现更快的时序收敛并最大化设计性能。

图 82. Snapshot Viewer流程导览

表 21. Snapshot Viewer任务和命令
设计任务	Snapshot适用阶段	Snapshot Viewer命令
时序收敛—Analyze Failing Paths	Planned, Placed, Routed, Finalized	List Top Failing Paths—在Snapshot Selections中列出所有失败路径。选择要在RTL Viewer或Chip Planner中查看的路径。 Show Full Timing Path in the Schematic—在RTL Viewer中突出显示该路径以供进一步分析。 Show Full Timing Path in Timing Analyzer—将路径加载到Timing Analyzer中以供进一步分析。
时序收敛—Analyze Failing Paths	Placed, Routed, Finalized	Show Full Timing Path in the Chip View—在Chip Planner中突出显示该路径以供进一步分析。
时序收敛—Analyze Clocking 此任务仅适用于 Stratix® 10器件。	Placed, Finalized	Show Global Clock Visualization—Global Signal Visualization报告会加载快照，让您可以直观地看到时钟扇区利用情况。
Timing Closure—Analyze High Fanout Nets	Placed, Routed, Finalized	List High Fanout Nets—在Snapshot Selections中罗列高扇出网络。选择要在RTL Viewer或者Chip Planner中查看的路径。 Show High Fanout Nets in the Schematic—在RTL Viewer中突出显示该路径以供进一步分析。 Show High Fanout Nets in the Chip View—在Chip Planner中突出显示路径以供进一步分析。
时序收敛—Validate Constraints	Planned	Timing Exceptions—显示Timing Exceptions Results报告以识别带有保持或移除了超出阈值的堆栈的路径。
时序收敛—Validate Constraints	Planned, Placed, Finalized	Check Unregistered Ports—显示Check Unregistered Ports Results报告以识别未寄存分区输入和路径。
时序分析—Analyze Congestion	Placed, Routed, Finalized	Show Logic Lock Regions with Congestion Heat Map—Chip Planner显示拥塞热图中的Logic Lock regions以供进一步分析。

以下部分详细描述每个分析任务。