Quartus® Prime专业版用户指南: 设计编译

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ID 683236
日期 4/01/2024
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文档目录 x
1. 设计编译 2. 缩短编译时间 3. Quartus® Prime专业版用户指南设计编译存档 A. Quartus® Prime专业版用户指南
1. 设计编译 x
1.1. 编译概述 1.2. 使用Compilation Dashboard 1.3. 设计网表基础设施 1.4. 使用Node Finder 1.5. Precompiled Component (PCC)生成流程 1.6. Analysis & Elaboration流程 1.7. 设计综合 1.8. 设计布局和布线 1.9. 增量式优化流程 1.10. 快进编译流程(Fast-Forward Compilation Flow) 1.11. 完整编译流程（Full Compilation Flow） 1.12. 编译监控模式 1.13. 导出编译结果 1.14. 集成其他EDA工具 1.15. Compiler优化技术 1.16. 综合语言支持 1.17. 综合设置参考 1.18. Fitter设置参考 1.19. 设计编译修订历史
1.1. 编译概述 x
1.1.1. 编译流程 1.1.2. 编译层次 1.1.3. Compute Farm上的编译
1.3. 设计网表基础设施 x
1.3.1. DNI网表Five-Box数据模型
1.6. Analysis & Elaboration流程 x
1.6.1. 探索RTL Analyzer 1.6.2. 使用情况实例
1.6.1. 探索RTL Analyzer x
1.6.1.1. Sweep Hints Viewer（扫描提示查看器） 1.6.1.2. Object Set Console（对象集设置） 1.6.1.3. 模块接口 1.6.1.4. 捆绑实例 1.6.1.5. 自动隐藏未连接的管脚 1.6.1.6. 过滤端口和网络 1.6.1.7. 展开连接
1.6.2. 使用情况实例 x
1.6.2.1. 使用Tcl命令编写常规任务脚本 1.6.2.2. 使用Tcl命令遍历设计网表
1.7. 设计综合 x
1.7.1. 准备设计综合 1.7.2. 运行综合 1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC) 1.7.4. 综合后静态时序分析 (STA) 1.7.5. 查看综合报告 1.7.6. 查看综合动态报告
1.7.2. 运行综合 x
1.7.2.1. 综合期间保留寄存器 1.7.2.2. 保留信号以进行监控和调试
1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC) x
1.7.3.1. 寄存SDC-on-RTL SDC文件 1.7.3.2. 应用SDC-on-RTL约束 1.7.3.3. 检查SDC-on-RTL约束 1.7.3.4. 创建SDC-on-RTL SDC文件中的约束 1.7.3.5. 使用基于实体的SDC-on-RTL约束 1.7.3.6. Types of SDC Files Used in the Quartus® Prime Software 1.7.3.7. 示例：使用SDC-on-RTL功能
1.8. 设计布局和布线 x
1.8.1. 运行Fitter 1.8.2. 查看Fitter报告
1.8.1. 运行Fitter x
1.8.1.1. Fitter命令 1.8.1.2. 禁用或使能物理综合优化
1.8.2. 查看Fitter报告 x
1.8.2.1. 规划阶段报告 1.8.2.2. 布局阶段报告 1.8.2.3. 布线阶段报告 1.8.2.4. 重定时阶段报告 1.8.2.5. 定案阶段报告
1.8.2.2. 布局阶段报告 x
1.8.2.2.1. 全局信号可视化报告
1.8.2.3. 布线阶段报告 x
1.8.2.3.1. 全局路由器拥塞热点汇总报告 1.8.2.3.2. 全局布线器线缆利用情况
1.9. 增量式优化流程 x
1.9.1. Synthesis或Fitting期间的并发分析（Concurrent Analysis） 1.9.2. 分析Compiler快照 1.9.3. 规划阶段后验证外设（I/O）
1.9.2. 分析Compiler快照 x
1.9.2.1. 运行Snapshot Viewer
1.9.2.1. 运行Snapshot Viewer x
1.9.2.1.1. 通过Snapshot Viewer分析失败路径 1.9.2.1.2. 通过Snapshot Viewer分析时钟 1.9.2.1.3. 使用Snapshot Viewer分析高扇出网络 1.9.2.1.4. 使用Snapshot查看器验证时序约束 1.9.2.1.5. 通过Snapshot Viewer分析拥塞
1.10. 快进编译流程(Fast-Forward Compilation Flow) x
1.10.1. 步骤1：运行寄存器重定时 1.10.2. 步骤2：查看Retiming结果 1.10.3. 步骤3：运行Fast Forward编译 1.10.4. 步骤4：请检查Fast Forward结果 1.10.5. 步骤5：实现Fast Forward建议 1.10.6. 重定时限制和解决方法
1.10.2. 步骤2：查看Retiming结果 x
1.10.2.1. 查找关键链
1.10.3. 步骤3：运行Fast Forward编译 x
1.10.3.1. 按层次Fast Forward编译 1.10.3.2. HyperFlex设置
1.10.4. 步骤4：请检查Fast Forward结果 x
1.10.4.1. 时钟Fmax汇总报告(Fmax Summary Report) 1.10.4.2. Fast Forward Details Report（Fast Forward详情报告）
1.11. 完整编译流程（Full Compilation Flow） x
1.11.1. 具有临时优化模式的完整编译流程
1.13. 导出编译结果 x
1.13.1. 导出版本兼容的编译数据库 1.13.2. 导入版本兼容的编译数据库 1.13.3. 创建设计分区 1.13.4. 导出设计分区 1.13.5. 重复使用设计分区 1.13.6. 查看Quartus数据库文件信息 1.13.7. 清除编译结果
1.13.6. 查看Quartus数据库文件信息 x
1.13.6.1. QDB文件属性类型
1.14. 集成其他EDA工具 x
1.14.1. 生成其他EDA工具的VQM网表
1.15. Compiler优化技术 x
1.15.1. Compiler优化模式 1.15.2. 允许寄存器重定时 1.15.3. 自动门控时钟转换 1.15.4. 使能中间Fitter快照（Intermediate Fitter Snapshot） 1.15.5. Fast Preserve选项 1.15.6. 分形综合优化
1.15.6. 分形综合优化 x
1.15.6.1. 使能或禁用Fractal Synthesis
1.16. 综合语言支持 x
1.16.1. Verilog和SystemVerilog综合支持 1.16.2. VHDL综合支持
1.16.1. Verilog和SystemVerilog综合支持 x
1.16.1.1. Verilog HDL输入设置（设置对话框） 1.16.1.2. 设计库 1.16.1.3. Verilog HDL配置 1.16.1.4. 初始构造和存储器系统任务 1.16.1.5. Verilog HDL宏
1.16.1.3. Verilog HDL配置 x
1.16.1.3.1. 层次性设计配置
1.16.2. VHDL综合支持 x
1.16.2.1. VHDL输入设置（设置对话框） 1.16.2.2. VHDL标准库和数据包 1.16.2.3. VHDL wait构造 1.16.2.4. VHDL-2019条件分析工具编译指令
1.17. 综合设置参考 x
1.17.1. 高级综合设置（Advanced Synthesis Settings）
2. 缩短编译时间 x
2.1. 影响编译结果的因素 2.2. 缩短总编译时间的策略 2.3. 缩短综合时间和综合网表优化时间 2.4. 缩短布局时间 2.5. 缩短布线时间 2.6. 缩短静态时序分析时间 2.7. 设置步骤优先 2.8. 缩短编译时间修订历史
2.2. 缩短总编译时间的策略 x
2.2.1. 运行ECO编译流程 2.2.2. 使能多处理器编译 2.2.3. 使用基于块的编译
2.2.2. 使能多处理器编译 x
2.2.2.1. 处理器基时钟频率 2.2.2.2. 随机访问存储器（RAM） 2.2.2.3. 存储
2.3. 缩短综合时间和综合网表优化时间 x
2.3.1. 缩短综合时间和综合网表优化时间的设置 2.3.2. 使用适当编码样式缩短综合时间
2.4. 缩短布局时间 x
2.4.1. 布局工作量乘法器设置
2.5. 缩短布线时间 x
2.5.1. 使用Chip Planner识别布线拥塞
2.5.1. 使用Chip Planner识别布线拥塞 x
2.5.1.1. 布线拥塞区域 2.5.1.2. HDL编码样式造成的拥塞
1. 设计编译
2. 缩短编译时间
3. Quartus® Prime专业版用户指南设计编译存档
A. Quartus® Prime专业版用户指南

1.7.2.2. 保留信号以进行监控和调试

Compiler会在综合和布局布线期间优化RTL信号。除非被保留，否则RTL中的信号名称在信号优化后可能不存在于布局布线后的网表中。例如，编译过程可以合并重复的寄存器，或者向从节点扇出的网络名称添加波浪符号 (~)。

保留信号以便在综合和布局布线后进行调试，该操作涉及以下步骤：
  • 标记信号以便保留。

    可以在您的RTL代码中或通过QSF约束命令直接标记信号。

  • 对整个工程或对包含被标记信号的实例启用信号保留。

    您可以通过 Quartus® Prime GUI或QSF约束命令来启用工程范畴的信号保留。要保留实例中的信号，请使用QSF约束命令。

通过分离标记信号以便于保留和启用信号保留，您可以在编写代码时标记感兴趣的信号，并且直到启用信号保留时才会对优化产生影响。

启用信号保留后，标记为preserve_for_debug的节点继承以下属性：
表 12.  标记为preserve_for_debug的节点所继承的属性
属性 结果
preserve 防止 Quartus® Prime通过优化或重新定时寄存器
keep 防止 Quartus® Prime 在组合逻辑优化过程中最小化或移除信号网络
noprune 防止 Quartus® Prime删除或优化扇出空闲寄存器
dont_merge 防止 Quartus® Prime将寄存器与复制寄存器合并
dont_replicate 防止 Quartus® Prime复制寄存器
重要： 实例级信号保留设置始终覆盖共工程级设置。此外，RTL中的信号保留设置始终覆盖QSF设置。
综合设计后，可以找到并检查您的保留信号：
  • Preserve for Debug Assignments报告显示所有标记为保留的节点的保留状态和名称。
  • Node Finder中的preserved for debug过滤器可帮助您快速找到保留的节点。

保留信号以进行监控和调试，需要遵循的总体流程如下：

  1. 采用下列方式之一标记要保留的信号：
    • 直接在您的RTL代码中以preserve_for_debug属性标记信号：
      表 13.  在RTL中以 preserve_for_debug Attribute标记信号的实例
      Verilog实例 VHDL实例 
      (* preserve_for_debug *) wire [3:0] counter_wire;
(* preserve_for_debug *) reg [3:0] counter_reg;

(* preserve_for_debug *) wire [15:0] decode_out_top;
(* preserve_for_debug *) reg [15:0] decode_out_reg_top;
      		 
      attribute preserve_for_debug : boolean;attribute preserve_for_debug of counter_wire : signal is true;
attribute preserve_for_debug of counter_reg : signal is true;
attribute preserve_for_debug of decode_out : signal is true;
attribute preserve_for_debug of decode_out_reg : signal is true;
      In the Quartus® Prime GUI, you can also use the Insert Template (Edit > Insert Template) dialog box to add the preserve_for_debug attribute.
    • 使用PRESERVE_FOR_DEBUG约束对信号进行标记，具体方法如下：
      • 对特定节点指定PRESERVE_FOR_DEBUG约束，这些节点从命令行或QSF文件中来：
        set_instance_assignment -name PRESERVE_FOR_DEBUG ON -to <node hpath>
      • 在Assignment Editor中，将Preserve signal for debug约束指定To 任何感兴趣的节点。选择On作为分配值。
      重要： 某些罕见情况下，当您使用PRESERVE_FOR_DEBUG约束时，在信号可以被保留之前，可能逻辑已经内优化。如果您遇到此问题，请在使用HDL代码中的preserve_for_debug属性取而代之。
    • 在Platform Designer中标记要保留的系统模块、接口或端口。

      有关详细信息，请参阅 Quartus® Prime专业版 User Guide: Platform Designer中的“Preserving a System Module, Interface, or Port for Debugging”。

  2. 启用保留功能以对整个工程或特定实例进行调试。
    • 要启用工程相关的保留和报告，请执行以下步骤之一：
      • 从Signal Tap Logic Analyzer设置启用工程的信号保留：

        选择Assignments > Settings > Signal Tap Logic Analyzer > Enable preserve for debug assignments。

      • 指定全局PRESERVE_FOR_DEBUG_ENABLE约束，从命令行或QSF文件中：
        set_global_assignment -name PRESERVE_FOR_DEBUG_ENABLE ON
      • 在Assignment Editor中指定全局Enable preserve for debug assignments约束。选择On作为约束值。
      提示： 当启用工程相关的信号保留和报告时，请使用实例级设置将实例从工程范畴的信号保留和报告中排除。
    • 仅对特定实例启用（或禁用）保留和报告：
      • 将实例PRESERVE_FOR_DEBUG_ENABLE约束指定为ON（或者OFF），从命令行或在您的QSF文件中：
        set_instance_assignment -name PRESERVE_FOR_DEBUG_ENABLE ON -to <instance hpath>
      • 在Assignment Editor中将Enable preserve for debug assignments约束指定To任何感兴趣的实例。选择On（或者Off）为约束值。
      • 在您的RTL中将实例的PRESERVE_FOR_DEBUG_ENABLE属性指定为ON（或OFF）。
        表 14.  在RTL中设置PRESERVE_FOR_DEBUG_ENABLE属性的实例
        Verilog实例 VHDL实例 
        ...
(* altera_attribute = "-name PRESERVE_FOR_DEBUG_ENABLE ON" *)
decoder decoder_inst(
...
        		 
        ...
attribute altera_attribute : string;   
attribute altera_attribute of my_decoder_inst : LABEL is "-name PRESERVE_FOR_DEBUG_ENABLE ON";

...
begin
...

my_decoder_inst :  decoder
  3. 综合您的设计

    在Compilation Dashboard上，单击Analysis & Synthesis。综合完成后，将生成Compilation Report。您现在还可以使用Node Finder中的 preserved for debug过滤器帮助您快速找到保留的节点。

  4. 查看信号保留的结果。
    打开Preserve for Debug Assignments，具体位于Synthesis > Partition <name> > Preserve for Debug报告文件夹。
    图 39. 保留以用于调试约束报告
  5. 通过选择Processing > Start Compilation来运行完整的编译从而执行设计的布局和布线以及Signal Tap实例。
    您保留的调试信号将通过Fitter持续保存到最终的编译数据库中。

运行完整编译后，您可以使用以下任意一种 Quartus® Prime调试工具调试您的设计：

切记： 调试设计后，您可能需要禁用信号保留（全局和实例级）并运行完整编译以优化保留的信号。
表 15.  调试信号保留约束
约束 描述 实例
preserve_for_debug

(Assignments Editor中的Preserve signal for debug)

当启用“保留以进行调试”时，标记在编译期间需要保留的信号，以用于综合后或适配后调试。 set_instance_assignment -name PRESERVE_FOR_DEBUG ON -to <node hpath>
preserve_for_debug_enable

(Assignments Editor中的Enable preserve for debug assignments)

在工程或实例级启用“保留以进行调试”。

启用后，Compiler会报告编译后Preserve for Debug Assignments报告中信号保留的结果。

编译之后，Compiler报告Preserve for Debug Assignment中的这些节点。 		set_global_assignment -name PRESERVE_FOR_DEBUG_ENABLE ON

set_instance_assignment -name PRESERVE_FOR_DEBUG_ENABLE ON -to <instance hpath>

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