Quartus® Prime专业版用户指南: 设计编译

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ID 683236
日期 4/01/2024
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文档目录 x
1. 设计编译 2. 缩短编译时间 3. Quartus® Prime专业版用户指南设计编译存档 A. Quartus® Prime专业版用户指南
1. 设计编译 x
1.1. 编译概述 1.2. 使用Compilation Dashboard 1.3. 设计网表基础设施 1.4. 使用Node Finder 1.5. Precompiled Component (PCC)生成流程 1.6. Analysis & Elaboration流程 1.7. 设计综合 1.8. 设计布局和布线 1.9. 增量式优化流程 1.10. 快进编译流程(Fast-Forward Compilation Flow) 1.11. 完整编译流程（Full Compilation Flow） 1.12. 编译监控模式 1.13. 导出编译结果 1.14. 集成其他EDA工具 1.15. Compiler优化技术 1.16. 综合语言支持 1.17. 综合设置参考 1.18. Fitter设置参考 1.19. 设计编译修订历史
1.1. 编译概述 x
1.1.1. 编译流程 1.1.2. 编译层次 1.1.3. Compute Farm上的编译
1.3. 设计网表基础设施 x
1.3.1. DNI网表Five-Box数据模型
1.6. Analysis & Elaboration流程 x
1.6.1. 探索RTL Analyzer Design Hierarchy Browser(设计层次浏览器) Schematic Viewer（原理图查看器） Properties Viewer（属性查看器） Tcl Console（Tcl控制台） Object Finder（对象查找器） 1.6.2. 使用情况实例
1.6.1. 探索RTL Analyzer x
Design Hierarchy Browser(设计层次浏览器) Schematic Viewer（原理图查看器） Properties Viewer（属性查看器） Tcl Console（Tcl控制台） Object Finder（对象查找器） 1.6.1.1. Sweep Hints Viewer（扫描提示查看器） 1.6.1.2. Object Set Console（对象集设置） 1.6.1.3. 模块接口 1.6.1.4. 捆绑实例 1.6.1.5. 自动隐藏未连接的管脚 1.6.1.6. 过滤端口和网络 1.6.1.7. 展开连接
1.6.2. 使用情况实例 x
1.6.2.1. 使用Tcl命令编写常规任务脚本 1.6.2.2. 使用Tcl命令遍历设计网表
1.7. 设计综合 x
1.7.1. 准备设计综合 1.7.2. 运行综合 1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC) 1.7.4. 综合后静态时序分析 (STA) 1.7.5. 查看综合报告 1.7.6. 查看综合动态报告
1.7.2. 运行综合 x
1.7.2.1. 综合期间保留寄存器 1.7.2.2. 保留信号以进行监控和调试
1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC) x
1.7.3.1. 寄存SDC-on-RTL SDC文件 1.7.3.2. 应用SDC-on-RTL约束 1.7.3.3. 检查SDC-on-RTL约束 1.7.3.4. 创建SDC-on-RTL SDC文件中的约束 1.7.3.5. 使用基于实体的SDC-on-RTL约束 1.7.3.6. Types of SDC Files Used in the Quartus® Prime Software 1.7.3.7. 示例：使用SDC-on-RTL功能
1.8. 设计布局和布线 x
1.8.1. 运行Fitter 1.8.2. 查看Fitter报告
1.8.1. 运行Fitter x
1.8.1.1. Fitter命令 1.8.1.2. 禁用或使能物理综合优化
1.8.2. 查看Fitter报告 x
1.8.2.1. 规划阶段报告 1.8.2.2. 布局阶段报告 1.8.2.3. 布线阶段报告 1.8.2.4. 重定时阶段报告 1.8.2.5. 定案阶段报告
1.8.2.2. 布局阶段报告 x
1.8.2.2.1. 全局信号可视化报告
1.8.2.3. 布线阶段报告 x
1.8.2.3.1. 全局路由器拥塞热点汇总报告 1.8.2.3.2. 全局布线器线缆利用情况
1.9. 增量式优化流程 x
1.9.1. Synthesis或Fitting期间的并发分析（Concurrent Analysis） 1.9.2. 分析Compiler快照 1.9.3. 规划阶段后验证外设（I/O）
1.9.2. 分析Compiler快照 x
1.9.2.1. 运行Snapshot Viewer
1.9.2.1. 运行Snapshot Viewer x
1.9.2.1.1. 通过Snapshot Viewer分析失败路径 1.9.2.1.2. 通过Snapshot Viewer分析时钟 1.9.2.1.3. 使用Snapshot Viewer分析高扇出网络 1.9.2.1.4. 使用Snapshot查看器验证时序约束 1.9.2.1.5. 通过Snapshot Viewer分析拥塞
1.10. 快进编译流程(Fast-Forward Compilation Flow) x
1.10.1. 步骤1：运行寄存器重定时 1.10.2. 步骤2：查看Retiming结果 1.10.3. 步骤3：运行Fast Forward编译 1.10.4. 步骤4：请检查Fast Forward结果 1.10.5. 步骤5：实现Fast Forward建议 1.10.6. 重定时限制和解决方法
1.10.2. 步骤2：查看Retiming结果 x
1.10.2.1. 查找关键链
1.10.3. 步骤3：运行Fast Forward编译 x
1.10.3.1. 按层次Fast Forward编译 1.10.3.2. HyperFlex设置
1.10.4. 步骤4：请检查Fast Forward结果 x
1.10.4.1. 时钟Fmax汇总报告(Fmax Summary Report) 1.10.4.2. Fast Forward Details Report（Fast Forward详情报告）
1.11. 完整编译流程（Full Compilation Flow） x
1.11.1. 具有临时优化模式的完整编译流程
1.13. 导出编译结果 x
1.13.1. 导出版本兼容的编译数据库 1.13.2. 导入版本兼容的编译数据库 1.13.3. 创建设计分区 1.13.4. 导出设计分区 1.13.5. 重复使用设计分区 1.13.6. 查看Quartus数据库文件信息 1.13.7. 清除编译结果
1.13.6. 查看Quartus数据库文件信息 x
1.13.6.1. QDB文件属性类型
1.14. 集成其他EDA工具 x
1.14.1. 生成其他EDA工具的VQM网表
1.15. Compiler优化技术 x
1.15.1. Compiler优化模式 1.15.2. 允许寄存器重定时 1.15.3. 自动门控时钟转换 1.15.4. 使能中间Fitter快照（Intermediate Fitter Snapshot） 1.15.5. Fast Preserve选项 1.15.6. 分形综合优化
1.15.6. 分形综合优化 x
1.15.6.1. 使能或禁用Fractal Synthesis
1.16. 综合语言支持 x
1.16.1. Verilog和SystemVerilog综合支持 1.16.2. VHDL综合支持
1.16.1. Verilog和SystemVerilog综合支持 x
1.16.1.1. Verilog HDL输入设置（设置对话框） 1.16.1.2. 设计库 1.16.1.3. Verilog HDL配置 1.16.1.4. 初始构造和存储器系统任务 1.16.1.5. Verilog HDL宏
1.16.1.3. Verilog HDL配置 x
1.16.1.3.1. 层次性设计配置
1.16.2. VHDL综合支持 x
1.16.2.1. VHDL输入设置（设置对话框） 1.16.2.2. VHDL标准库和数据包 1.16.2.3. VHDL wait构造 1.16.2.4. VHDL-2019条件分析工具编译指令
1.17. 综合设置参考 x
1.17.1. 高级综合设置（Advanced Synthesis Settings）
2. 缩短编译时间 x
2.1. 影响编译结果的因素 2.2. 缩短总编译时间的策略 2.3. 缩短综合时间和综合网表优化时间 2.4. 缩短布局时间 2.5. 缩短布线时间 2.6. 缩短静态时序分析时间 2.7. 设置步骤优先 2.8. 缩短编译时间修订历史
2.2. 缩短总编译时间的策略 x
2.2.1. 运行ECO编译流程 2.2.2. 使能多处理器编译 2.2.3. 使用基于块的编译
2.2.2. 使能多处理器编译 x
2.2.2.1. 处理器基时钟频率 2.2.2.2. 随机访问存储器（RAM） 2.2.2.3. 存储
2.3. 缩短综合时间和综合网表优化时间 x
2.3.1. 缩短综合时间和综合网表优化时间的设置 2.3.2. 使用适当编码样式缩短综合时间
2.4. 缩短布局时间 x
2.4.1. 布局工作量乘法器设置
2.5. 缩短布线时间 x
2.5.1. 使用Chip Planner识别布线拥塞
2.5.1. 使用Chip Planner识别布线拥塞 x
2.5.1.1. 布线拥塞区域 2.5.1.2. HDL编码样式造成的拥塞
1. 设计编译
2. 缩短编译时间
3. Quartus® Prime专业版用户指南设计编译存档
A. Quartus® Prime专业版用户指南

1.6.1. 探索RTL Analyzer

您可以通过单击编译仪表板中的第一个放大镜图标，从Analysis & Elaboration阶段的Elaborated检查点调用RTL Analyzer。 有关检查点的详细信息，请参阅Analysis & Elaboration流程。

RTL Analyzer GUI具有以下主要组件：

图 9. RTL Analyzer GUI（RTL分析器界面）
注：

在RTL Analyzer中探索您的设计之前，请浏览到View > Display Settings菜单，在Display设置中选择您想要查看模式。在Display设置中，Auto zoom to current selection和Auto expand to current selection模式为默认开启。您可以禁用其中一个模式或者两个模式都禁用。在启用模式下，您在层次结构浏览器中选择的对象会自动在原理图查看器中突出显示。原理图查看器和层次结构浏览器会扩展当前选定对象的层次结构并调整视图以确保对象可见。如果您不希望层次结构浏览器和原理图查看器中的当前视图发生变化，请将这两种模式都禁用。

图 10. Display（显示）设置
注： 当您关闭RTL Analyzer时，它会自动保存设计的最后一个视图。因此，当您重新启动RTL Analyzer时，最后一个视图会恢复，包括突出显示的对象和节点，并且您可以从之前离开的位置继续工作。但是，如果您在退出RTL Analyzer后更改RTL设计并重新编译工程，则保存的视图将失效并且不会恢复。

Design Hierarchy Browser(设计层次浏览器)

设计层次浏览器呈现设计网表five-box数据模型。此数据模型的核心元素是模块、实例、端口、实例端口和网络。有关此数据模型的更多信息，请参阅DNI网表Five-Box数据模型。

层次结构中的所有对象均按对象类型进行组织。例如，I/O根据方向进行分组。

RTL分析器的各种GUI元素都是同步的，并且响应Objects窗格内的对象。例如，对于层次结构浏览器中当前选定的对象，原理图查看器会通过高亮显示该对象，Tcl Console发出等效的Tcl命令，并且Properties查看器提供有关对象的相关信息。您可以通过右键单击对象并从上下文菜单中选择Locate Node > Locate in Design File选项，以从网表中选定的对象交叉探测到定义它们的源。源文件显示于Quartus主窗口中，其中显示实例化对象的行。

图 11. 交叉探测网表中选定的对象

Schematic Viewer（原理图查看器）

原理图查看器在查看器中以原理图形式表示设计元素，例如模块、实例、端口、实例端口和网络。当您浏览网表时，查看器会随着您的浏览而反应并进行更新，以将不同的对象置于您的关注中。

Properties Viewer（属性查看器）

Property窗格提供了层次浏览器中所选对象附带的约束分配和 SDC约束的信息。您可以交叉探测源文件中约束的定义。

图 12. Property Viewer显示约束

Tcl Console（Tcl控制台）

Tcl Console提供了一个强大的脚本编写界面，可以报告问题并显示与 GUI操作相关的Tcl命令。它允许您遍历和分析您的设计。当您输入Tcl命令时，请注意原理图查看器和层次结构浏览器如何做出相应的响应。

Object Finder（对象查找器）

对象查找器有助于在设计网表中定位对象。您可以根据对象类型（instance、instance bus、inst_port、port、port_bus、net和net_bus）和模块来优化搜索。对于复杂的设计，您可以进一步使用过滤器来优化搜索。

RTL Analyzer提供以下工具和功能：

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