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1.1. 编译概述
1.2. 使用Compilation Dashboard
1.3. 设计网表基础设施
1.4. 使用Node Finder
1.5. Precompiled Component (PCC)生成流程
1.6. Analysis & Elaboration流程
1.7. 设计综合
1.8. 设计布局和布线
1.9. 增量式优化流程
1.10. 快进编译流程(Fast-Forward Compilation Flow)
1.11. 完整编译流程(Full Compilation Flow)
1.12. 编译监控模式
1.13. 导出编译结果
1.14. 集成其他EDA工具
1.15. Compiler优化技术
1.16. 综合语言支持
1.17. 综合设置参考
1.18. Fitter设置参考
1.19. 设计编译修订历史
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1.15.6.1. 使能或禁用Fractal Synthesis
Stratix® 10和 Agilex™ 7器件中,会对小型乘法器(Verilog HDL或VHDL中的任何A*B语句,其中操作数的位宽为7或更小)自动运行分形综合(fractal synthesis )优化。还可通过以下两种方式禁用这些器件中小型乘法器的分形综合:
- 在RTL中,设置DSP多重样式,如,“多重样式Verilog HDL综合属性”所述。例如:
(* multstyle = "dsp" *) module foo(...); module foo(..) /* synthesis multstyle = "dsp" */;
- .qsf文件中,按照如下约束添加:
set_instance_assignment -name DSP_BLOCK_BALANCING_IMPLEMENTATION \ DSP_BLOCKS -to r
此外,对于 Stratix® 10、 Agilex™ 7、 Arria® 10和 Cyclone® 10 GX器件,可全局使能分形综合,或对指定乘法器通过Fractal Synthesis GUI选项,或者相应 FRACTAL_SYNTHESIS .qsf约束使能分形综合。
- RTL中,按如下方式使用altera_attribute:
(* altera_attribute = "-name FRACTAL_SYNTHESIS ON" *)
- .qsf文件中,按照如下约束添加:
set_global_assignment -name FRACTAL_SYNTHESIS ON -entity <module name>
用户界面中,执行如下步骤:
- 点击Assignments > Assignment Editor。
- 将Assignment Name选择为Fractal Synthesis,为Value选择On,运算密集型实体名称为Entity,实体名称在To栏中。可在To中输入通配符 (*) 以约束所有实体的实例。
图 133. Assignment Editor中的分形综合约束
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