Quartus® Prime专业版用户指南: 设计编译

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ID 683236
日期 4/01/2024
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文档目录 x
1. 设计编译 2. 缩短编译时间 3. Quartus® Prime专业版用户指南设计编译存档 A. Quartus® Prime专业版用户指南
1. 设计编译 x
1.1. 编译概述 1.2. 使用Compilation Dashboard 1.3. 设计网表基础设施 1.4. 使用Node Finder 1.5. Precompiled Component (PCC)生成流程 1.6. Analysis & Elaboration流程 1.7. 设计综合 1.8. 设计布局和布线 1.9. 增量式优化流程 1.10. 快进编译流程(Fast-Forward Compilation Flow) 1.11. 完整编译流程（Full Compilation Flow） 1.12. 编译监控模式 1.13. 导出编译结果 1.14. 集成其他EDA工具 1.15. Compiler优化技术 1.16. 综合语言支持 1.17. 综合设置参考 1.18. Fitter设置参考 1.19. 设计编译修订历史
1.1. 编译概述 x
1.1.1. 编译流程 1.1.2. 编译层次 1.1.3. Compute Farm上的编译
1.3. 设计网表基础设施 x
1.3.1. DNI网表Five-Box数据模型
1.6. Analysis & Elaboration流程 x
1.6.1. 探索RTL Analyzer 1.6.2. 使用情况实例
1.6.1. 探索RTL Analyzer x
1.6.1.1. Sweep Hints Viewer（扫描提示查看器） 1.6.1.2. Object Set Console（对象集设置） 1.6.1.3. 模块接口 1.6.1.4. 捆绑实例 1.6.1.5. 自动隐藏未连接的管脚 1.6.1.6. 过滤端口和网络 1.6.1.7. 展开连接
1.6.2. 使用情况实例 x
1.6.2.1. 使用Tcl命令编写常规任务脚本 1.6.2.2. 使用Tcl命令遍历设计网表
1.7. 设计综合 x
1.7.1. 准备设计综合 1.7.2. 运行综合 1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC) 1.7.4. 综合后静态时序分析 (STA) 1.7.5. 查看综合报告 1.7.6. 查看综合动态报告
1.7.2. 运行综合 x
1.7.2.1. 综合期间保留寄存器 1.7.2.2. 保留信号以进行监控和调试
1.7.3. 使用RTL Files上的Synopsys* Design Constraint (SDC) x
1.7.3.1. 寄存SDC-on-RTL SDC文件 1.7.3.2. 应用SDC-on-RTL约束 1.7.3.3. 检查SDC-on-RTL约束 1.7.3.4. 创建SDC-on-RTL SDC文件中的约束 1.7.3.5. 使用基于实体的SDC-on-RTL约束 1.7.3.6. Types of SDC Files Used in the Quartus® Prime Software 1.7.3.7. 示例：使用SDC-on-RTL功能
1.8. 设计布局和布线 x
1.8.1. 运行Fitter 1.8.2. 查看Fitter报告
1.8.1. 运行Fitter x
1.8.1.1. Fitter命令 1.8.1.2. 禁用或使能物理综合优化
1.8.2. 查看Fitter报告 x
1.8.2.1. 规划阶段报告 1.8.2.2. 布局阶段报告 1.8.2.3. 布线阶段报告 1.8.2.4. 重定时阶段报告 1.8.2.5. 定案阶段报告
1.8.2.2. 布局阶段报告 x
1.8.2.2.1. 全局信号可视化报告
1.8.2.3. 布线阶段报告 x
1.8.2.3.1. 全局路由器拥塞热点汇总报告 1.8.2.3.2. 全局布线器线缆利用情况
1.9. 增量式优化流程 x
1.9.1. Synthesis或Fitting期间的并发分析（Concurrent Analysis） 1.9.2. 分析Compiler快照 1.9.3. 规划阶段后验证外设（I/O）
1.9.2. 分析Compiler快照 x
1.9.2.1. 运行Snapshot Viewer
1.9.2.1. 运行Snapshot Viewer x
1.9.2.1.1. 通过Snapshot Viewer分析失败路径 1.9.2.1.2. 通过Snapshot Viewer分析时钟 1.9.2.1.3. 使用Snapshot Viewer分析高扇出网络 1.9.2.1.4. 使用Snapshot查看器验证时序约束 1.9.2.1.5. 通过Snapshot Viewer分析拥塞
1.10. 快进编译流程(Fast-Forward Compilation Flow) x
1.10.1. 步骤1：运行寄存器重定时 1.10.2. 步骤2：查看Retiming结果 1.10.3. 步骤3：运行Fast Forward编译 1.10.4. 步骤4：请检查Fast Forward结果 1.10.5. 步骤5：实现Fast Forward建议 1.10.6. 重定时限制和解决方法
1.10.2. 步骤2：查看Retiming结果 x
1.10.2.1. 查找关键链
1.10.3. 步骤3：运行Fast Forward编译 x
1.10.3.1. 按层次Fast Forward编译 1.10.3.2. HyperFlex设置
1.10.4. 步骤4：请检查Fast Forward结果 x
1.10.4.1. 时钟Fmax汇总报告(Fmax Summary Report) 1.10.4.2. Fast Forward Details Report（Fast Forward详情报告）
1.11. 完整编译流程（Full Compilation Flow） x
1.11.1. 具有临时优化模式的完整编译流程
1.13. 导出编译结果 x
1.13.1. 导出版本兼容的编译数据库 1.13.2. 导入版本兼容的编译数据库 1.13.3. 创建设计分区 1.13.4. 导出设计分区 1.13.5. 重复使用设计分区 1.13.6. 查看Quartus数据库文件信息 1.13.7. 清除编译结果
1.13.6. 查看Quartus数据库文件信息 x
1.13.6.1. QDB文件属性类型
1.14. 集成其他EDA工具 x
1.14.1. 生成其他EDA工具的VQM网表
1.15. Compiler优化技术 x
1.15.1. Compiler优化模式 1.15.2. 允许寄存器重定时 1.15.3. 自动门控时钟转换 1.15.4. 使能中间Fitter快照（Intermediate Fitter Snapshot） 1.15.5. Fast Preserve选项 1.15.6. 分形综合优化
1.15.6. 分形综合优化 x
1.15.6.1. 使能或禁用Fractal Synthesis
1.16. 综合语言支持 x
1.16.1. Verilog和SystemVerilog综合支持 1.16.2. VHDL综合支持
1.16.1. Verilog和SystemVerilog综合支持 x
1.16.1.1. Verilog HDL输入设置（设置对话框） 1.16.1.2. 设计库 1.16.1.3. Verilog HDL配置 1.16.1.4. 初始构造和存储器系统任务 1.16.1.5. Verilog HDL宏
1.16.1.3. Verilog HDL配置 x
1.16.1.3.1. 层次性设计配置
1.16.2. VHDL综合支持 x
1.16.2.1. VHDL输入设置（设置对话框） 1.16.2.2. VHDL标准库和数据包 1.16.2.3. VHDL wait构造 1.16.2.4. VHDL-2019条件分析工具编译指令
1.17. 综合设置参考 x
1.17.1. 高级综合设置（Advanced Synthesis Settings）
2. 缩短编译时间 x
2.1. 影响编译结果的因素 2.2. 缩短总编译时间的策略 2.3. 缩短综合时间和综合网表优化时间 2.4. 缩短布局时间 2.5. 缩短布线时间 2.6. 缩短静态时序分析时间 2.7. 设置步骤优先 2.8. 缩短编译时间修订历史
2.2. 缩短总编译时间的策略 x
2.2.1. 运行ECO编译流程 2.2.2. 使能多处理器编译 2.2.3. 使用基于块的编译
2.2.2. 使能多处理器编译 x
2.2.2.1. 处理器基时钟频率 2.2.2.2. 随机访问存储器（RAM） 2.2.2.3. 存储
2.3. 缩短综合时间和综合网表优化时间 x
2.3.1. 缩短综合时间和综合网表优化时间的设置 2.3.2. 使用适当编码样式缩短综合时间
2.4. 缩短布局时间 x
2.4.1. 布局工作量乘法器设置
2.5. 缩短布线时间 x
2.5.1. 使用Chip Planner识别布线拥塞
2.5.1. 使用Chip Planner识别布线拥塞 x
2.5.1.1. 布线拥塞区域 2.5.1.2. HDL编码样式造成的拥塞
1. 设计编译
2. 缩短编译时间
3. Quartus® Prime专业版用户指南设计编译存档
A. Quartus® Prime专业版用户指南

1.19. 设计编译修订历史

本文档修订历史如下。
文档版本 Quartus® Prime版本 修订内容
2024.04.01 24.1
  • 将Precompiled Component (PCC)流程添加到编译流程。
  • 在Analysis & Elaboration Flow中更新了关于“RTL Analysis Debug Mode”的图示并添加了相关信息。
  • 在Using the Node Finder中更新了图示并添加了相关信息。
  • 修改了Fast Forward Details Report中的信息。
  • 添加了Precompiled Component (PCC) Generation Flow。
2023.12.04 23.4
  • 添加了信息以完善Compiler Optimization Modes主题。
  • 更新了Registering the SDC-on-RTL SDC File和Using SDC-on-RTL Features中的文件属性图示。
  • 在Design Synthesis中，添加了关于将.bdf转换为.v或.vhd文件的信息，并更新了图示。
  • 将DNI-Based Compilation Flow重新命名为Analysis & Elaboration Flow。
  • 在Compilation Overview（编译概述）中添加了关于Early Timing Analysis的信息。
  • 重新组织了DNI-Based Analysis & Elaboration Flow和Early Timing Analysis After Design Synthesis sections部分。
  • 将DNI-Based Node Finder重新命名为Using the Node Finder
  • 添加了关于Property Viewer的图示以显示了Exploring the RTL Analyzer中的约束。
  • 重新组织了Design Netlist Infrastructure下的大部分主题，并将它们移至本章的相关章节中。
  • 删除了以下主题中标题和内容中的“DNI”一词：
    • Use Case Examples
    • Scripting Routine Tasks Using Tcl Commands
    • Traversing the Design Netlist Using Tcl Commands
  • 修改了Design Synthesis中的信息和图示。
  • 在Running Synthesis中添加了关于SDC-on-RTL文件的信息。
  • 修改了"Parameter Settings by Entity Instance"的图示，并添加了相关的注释。在Viewing Synthesis Reports中添加了关于SDC约束的信息。
  • 修订了Concurrent Analysis During Synthesis or Fitting中的现有信息。
  • 在Importing a Version-Compatible Compilation Database和Exporting a Design Partition中添加了有关版本兼容性的注释。
  • 将主题Compilation Monitoring重新命名为Compilation Monitoring Mode，并彻底修改了该主题。
  • 修改了Enable Intermediate Fitter Snapshots，添加了其他信息。
  • 添加了Preparing for Design Synthesis。
  • 删除了Early Timing Analysis After Design Synthesis，并将其信息合与Post-Synthesis Static Timing Analysis (STA)合并。
2023.10.02 23.3
  • 完善了说明并删除了Design Netlist Infrastructure和Exploring the RTL Analyzer中的“Beta”。
  • 对Object Set Console中的描述进行了细微修改。
  • 更新了Bundled Instances中的“查看非捆绑实例”部分。
  • 彻底修改了Early Timing Analysis After Design Synthesis中的指令。
  • 对Synopsys* Design Constraint (SDC) on RTL进行了小幅更。
  • 彻底更新了“RTL 分析器”部分，并在Inspecting SDC-on-RTL Constraints中添加了有关Constraints查看器的其他信息。
  • 添加了以下主题
    • Entity-Based SDC-on-RTL
    • Using SDC-on-RTL Features
    • DNI-Based Node Finder
  • 更新了命令并在Post-Synthesis Static Timing Analysis (STA)中以SDC_FILE -read_during_post_syn_and_not_post_fit_timing_analysis替换了 SYN_SDC_FILE。
  • 替换了 Quartus® Prime软件中使用的SDC Files类型的SYN_SDC_FILE。
  • 按照基于DNI的配置仪表板重新组织了Design Compilation章节。
  • 更新了以下主题中的编译仪表板图示：
    • 使用Compilation Dashboard
    • 合成或适配期间的并发分析
    • 步骤 1：运行寄存器重定时
    • 步骤 3：运行Fast Forward编译
    • 按层次结构快速编译
  • 在Global Router Congestion Hotspot Summary Report中添加了关于“拥塞网络数量”栏的描述。
  • 修改了Compiler Optimization Modes中优化模式的描述。
  • 删除了主题Connectivity Tracer。
  • 在Compilation Hierarchy中更新了“分层项目结构”的图像及其描述。
2023.04.03 23.1
  • 在Design Netlist Infrastructure (Beta)中，更新了图像并添加了关于经典编译和DNI编译流程之间不兼容的说明。
  • 在Exploring the RTL Analyzer (Beta)中，更新了图像并提高了其清晰度。
  • 添加了信息和图示来完善Sweep Hints Viewer。
  • 添加了关于Object Constraints查看器的信息，完善了Inspecting SDC-on-RTL Constraints主题。
  • 完整修订了Object Set Console主题。
  • 完整修订了Auto-hide Unconnected Pins主题。
  • 将主题Early Timing Analysis (Beta)重命名为Early Timing Analysis After Design Synthesis (Beta)，并修改了信息和图示。
  • 添加了关于Constraint Propagation Report的信息以完善Applying the SDC-on-RTL Constraints。
  • 更新了Post-Synthesis Static Timing Analysis (STA)中的图示并修订了一些指令。
  • 将产品系列名称更新为“Intel Agilex 7”。
  • 针对最新的物理综合优化修改了Fitter（Finalize）命令的描述。
2022.12.19 22.4
  • 添加了Filtering。
  • 添加了Expand Connections。
  • 修改了Object Set Console，添加了其他信息和图像。
2022.09.26 22.3
  • 添加了Early Timing Analysis (Beta)。
  • 添加了Synopsys* Design Constraint (SDC) on RTL。
  • 添加了Registering the SDC-on-RTL SDC File。
  • 添加了Applying the SDC-on-RTL Constraints。
  • 添加了Managing SDC-on-RTL Constraints。
  • 添加了Writing Constraints in SDC-on-RTL SDC Files。
  • 添加了Post-synthesis Static Timing Analysis (STA)。
  • 添加了Types of SDC Files Used in the Quartus® Prime Software。
  • 添加了Object Set Console。
  • 添加了Module Interfaces。
  • 添加了Connectivity Tracer。
  • 添加了DNI Use Case Examples。
  • 添加了Scripting Routine Tasks Using DNI Tcl Commands。
  • 添加了Traversing the DNI Netlist Using Tcl Commands。
  • 添加了Viewing Synthesis Dynamic Report。
  • 将主题Instances Bundling and Auto-hiding Unconnected Pins拆分为不同主题Bundled Instances和Auto-hide Unconnected Pins。
  • 修改了Bundled Instances并提供更多信息。
  • 修改后了Exploring the RTL Analyzer和Design Netlist Infrastructure (DNI)中的图示。
2022.06.21 22.2
  • 添加了Design Netlist Infrastructure (DNI)。
  • 添加了Exploring the RTL Analyzer。
  • 添加了Module Interfaces。
  • 添加了Instances Bundling and Auto-hiding Unconnected Pins。
2022.03.28 22.1
  • 添加了Compilation Monitoring。
  • 添加了Global Router Congestion Hotspot Summary Report。
  • 修订了Full Compilation Flow。
  • 添加了Full Compilation Flow with Temporary Optimization Mode。
2022.01.27 21.4
  • 修订了Compiler Optimization Modes主题以提供各种模式的隐含详情。
2021.11.03 21.3
  • 在Reusing a Design Partition第4步中做了小修改。
  • 从Creating a Design Partition主题中删除了调出标注（callout）。
2021.10.04 21.3
  • 添加了Preserving Signals for Monitoring and Debugging主题。
  • 修订了Preserving Registers During Synthesis主题以获得新的调试信号保留约束。
  • 修改了Viewing Synthesis Reports主题来包括新的告警汇总报告。
  • 修改了Optimization Modes主题以包含新的优化模式。
  • 修改了VHDL Synthesis支持以包含VHDL 2019支持。
  • 修改了VHDL Input Settings (Settings Dialog Box)主题以包含 VHDL 2019支持。
  • 添加了VHDL-2019 Conditional Analysis主题。
2021.06.21 21.2
  • 添加了Version-Compatible Compilation Database Support表格。
2021.03.29 21.1
  • 将Check Unregistered Ports报告添加到"Validating Timing Constraints with Snapshot Viewer"主题中。
  • 更新了"Running Snapshot Viewer"主题以指示最终快照后可用的报告。
  • 从"Enable Intermediate Filter Snapshots"中删除了关于Rapid Recompile的参考内容。删除了对Rapid Recompile的支持。
  • 在"Using the Compilation Dashboard"中添加了信息以指示可以恢复被中断的编译流程。
2020.12.14 20.3
  • 更正了"Automatic Gated Clock Conversion"主题中的笔误。
2020.11.09 20.3
  • 添加了新主题"Integrating Other EDA Tools"。
  • 添加了新主题"Generating a VQM Netlist for Other EDA Tools"。
2020.09.28 20.3
  • 添加了关于ECO Compilation Flow的参考内容。
  • 删除了关于已弃用Early Place Compiler流程的参考内容。
2020.05.08 20.1
  • 将关于不同版本之间编程文件的差异的注释添加到"Compilation Overview”主题。
2020.04.13 20.1
  • 添加了新主题"Fast Forward Compile by Hierarchy"。
  • 在"Fitter Settings Reference"主题中添加新的约束。
  • 更新了"Verilog and SystemVerilog Synthesis Support"主题，以指示关于SystemVerilog 2012支持。
  • 添加对于Intel Agilex器件的编程文件生成支持。
  • 添加了"Analyzing with the Snapshot Viewer"主题。
  • 添加了"Running the Snapshot Viewer"主题。
  • 添加了"Analyzing Failing Paths with Snapshot Viewer"主题。
  • 添加了"Analyzing Clocking with Snapshot Viewer"主题。
  • 添加了"Analyzing High Fan-Out Nets with Snapshot Viewer"主题。
  • 添加了"Analyzing Constraints with Snapshot Viewer"主题。
  • 添加了"Analyzing Congestion with Snapshot Viewer"主题。
  • 删除了Early Place Flow
  • 删除了Synthesis Reports图示和表格。
  • 删除了Heat-Map in Global Signal Visualization Report图示
  • 将Fast Forward Compilation中的句子The Fitter does not automatically retime registers across RAM and DSP blocks（Fitter不会自动重新定时RAM和DSP之中的寄存器）改写为The Fitter automatically retimes registers across RAM and DSP blocks（Fitter自动重新定时RAM和DSP之间的寄存器）。
  • 在Design Partition表格中添加了更多关于Preservation Level的信息。
2019.10.20 19.3
  • 添加了“自动门控时钟转换”主题。
  • 更新了关于小型乘法器的自动分形综合的“分形综合优化”和“使能或禁用分形综合”主题。
2019.09.30 19.3
  • 全片添加关于支持Intel Agilex器件的内容。
  • 添加了“全局信号可视化报告”主题。
  • 添加“全局路由器线缆利用情况图”主题。
  • 添加了“Fast Preserve Option”主题。
  • 重新排列主题顺序以对应设计流程。
2019.07.02 19.1
  • 对“分形综合优化”主题稍作修改。
  • 在关于使能分形综合工程内的“运行综合”步骤3a中添加注释。
  • 在“部分重新配置设计指导”中添加关于 PRESERVE_FANOUT_FREE_NODE综合的详细信息。
  • 更正了“步骤3：运行Fast Forward Compile和 Hyper-Retiming”中的笔误。
  • 删除了“Enabling Timing-Driven Synthesis”主题。
2019.04.01 19.1
  • 在“运行综合”中，删除了关于工程内使能分形综合的步骤。
  • 更新了“分形综合优化”主题以说明乘法器正则化和计算包运算现在支持有符号的乘法功能。
2019.01.03 18.1.0
  • 在”编译概述”中添加了快照说明并与“导出设计分区”和“导出版本兼容编译数据库"中的内容相连接。
2018.10.19 18.1
  • 说明Rapid Recompile on Enable Intermediate Fitter Snapshots选项的依存关系。
2018.09.24 18.1
  • 说明使能或禁用中间Fitter快照的选项并相应更新了编译流程和dashboard的说明。
  • 添加了“导出编译结果部分及副主题”。
  • 在“导出版本兼容编译数据库”主题中说明了完整芯片数据的移植。
  • 在“导出设计分区”话题中说明了自动.qdb分区导出。
  • 在“查看Quartus Database文件信息”中说明了查看QDB文件元数据。
  • 为新选项添加了“分形综合优化”主题并更新了“运行综合”主题步骤。
  • 说明了新编辑器优化模式并介绍了通过.qsf添加的扩展优化模式时出现的注意事项。
  • 说明了新全局信号可视化报告
  • 添加了“影响编译结果的因素”主题。
  • 添加了“使用Compilation Dashboard”主题。
  • 添加了关于Enable Auto-Pipelining设置的说明。
  • 为“高级综合设置”添加了Enable Formal Verification Support的说明。
  • 为“高级综合设置”添加了关于Report PR Initial Values as Errors的选项说明。
  • 为“高级综合设置”添加了关于Size of the Latch Report的选项说明。
  • 在“高级综合设置”中添加了关于Size of the PR Initial Conditions Report选项的说明。
  • 为"Fitter设置参考”中的Advanced Physical Synthesis选项添加了说明。
  • 为"Fitter设置参考”中的Allow DSP Retiming选项添加了说明。
  • 在"Fitter设置参考”中为Fitter选项的Allow Early Global Retiming添加了说明。
  • 在"Fitter设置参考”中为Fitter选项的Allow Hyper-Aware Register Chain Area Optimizations添加了说明。
  • 为"Fitter设置参考”中的Allow RAM Retiming选项添加了说明。
  • 在“Fitter设置参考”中为Fitter Messages选项中报告的实例节点数量添加了说明。
  • 为"Fitter设置参考”中的Physical Placement Effort选项添加了说明。
  • 为“Fitter设置参考”中Use Checkered Pattern as uninitialized RAM Content选项添加说明。
  • 更新了Auto设置中关于Safe State Machine选项的说明。
  • 删除了Ignore ROW GLOBAL Buffers选项支持。
  • 删除了Ignore CARRY Buffers选项支持。
  • 删除了Ignore CASCADE Buffers选项支持。
2018.05.07 18.0
  • 更新了Optimization Modes主题以添加Compile Time（积极）。
  • 将并发分析的内容从Early Place Flow话题重新安排到Concurrent Analysis During Synthesis or Fitting这个新主题中。
  • Rapid Recompile现在可支持 Stratix® 10器件。
  • 加强了Retime Stage Reports的说明。
  • 加强了Retime Stage说明以包含经典寄存器重定时。
表 57.  文档修订历史

日期

版本

修顶内容
2017.11.06 17.1.0
  • 添加了 Stratix® 10 Hyper-Aware设计流程，Hyper-Retiming，Fast Forward编译和Fast Forward Viewer支持。
  • 添加了高级HyperFlex设置主题。
  • 添加了Retiming Restrictions和Workarounds主题。
  • 添加了有关Fast Forward编译支持RAM和DSP模块重定时的声明。
  • 添加了并发分析主题。
  • 添加了分析Fitter快照主题。
  • 添加了Compilation Dashboard Early Place阶段控制图像。
  • 添加了早期布局后运行late_place话题。
  • Intel® 命名标准最新更新。
2017.05.08 17.0.0
  • 对 Cyclone® 10 GX器件的初始编译支持添加参考。
  • 说明了早期布局后的并发分析。
  • 更新了Timing Analyzer，Report，Setting和Concurrent Analysis控制的Compilation Dashboard。
  • 更新了高级综合设置中关于Auto DSP Block Replacement的说明。
  • 更新了关于Allow Register Retiming的Advanced Fitter Setting，并删除了淘汰的SSN Optimization选项。
  • 添加了Prevent Register Retiming主题。
  • 添加了Preserve Registers During Synthesis主题。
  • 删除了Safe State Machine逻辑选项的限制。
  • 为Partial Reconfiguration和Block-Based Design Flows添加了参考。
2016.10.31 16.1.0
  • 实现Intel品牌重塑。
  • 说明Compiler快照并添加了Analyzing Snapshot Timing主题。
  • 更新了工程目录结构图。
  • 说明了新的Fitter阶段菜单命令和报告。
  • 添加关于 Early Place Flow，Implement Flow和Finalize Flow的说明。
  • 为Fitter中的Incremental Optimization添加了说明。
  • 重新组织章节中的主题顺序。
  • 删除了已淘汰的Per-Stage Compilation (Beta)编译流程。
2016.05.03 16.0.0
  • 添加关于Fitter Plan，Place和Route阶段，报告和优化的说明。
  • 添加了Per-Stage Compilation (Beta)编译流程。
  • 添加了Compilation Dashboard信息。
  • 删除了Safe State Machine逻辑选项支持。以RTL编码安全状态。
  • 添加了Generating Dynamic Synthesis Report主题。
  • Quartus工程目录结构结构更新。
2015.11.02 15.1.0
  • 首版文档。
二级标题