1.7. 设计综合

Quartus® Prime专业版用户指南: 设计编译

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ID 683236

日期 4/01/2024

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1.7. 设计综合

Quartus® Prime编译器的Analysis & Elaboration module（分析&解析模块）分析完整的设计源文件，例如符合标准的Verilog HDL（.v）、VHDL（.vhd）、SystemVerilog（.sv）和从其他EDA工具生成的Verilog Quartus Mapping（.vqm），以及约束文件（.sdc或者.rtlsdc），并在编译流程的早期提供未经修改的设计视图。SDC-on-RTL constraints被应用于已解析的网表。

在Synthesis阶段，编译器综合并将您的设计文件转换为原子网表，以便映射到器件资源。在综合过程中，解析期间读取的时序约束将传播到综合后的原子网表中。

警告：

从 Quartus® Prime专业版软件版本23.3开始，编译器无法综合原理图Block Design File（.bdf）。您必须将其转换为可接受的格式，例如Verilog或VHDL，只需使用 Quartus® Prime Standard Edition（专业版无法使用）命令quartus_map，如下所示：

要将您的.bdf文件转换成 Verilog Design File (.v):

quartus_map <project_name> --convert_bdf_to_verilog=<bdf_file_name>

要将您的.bdf文件转换为VHDL Design File (.vhd):

quartus_map <project_name> --convert_bdf_to_vhdl=<bdf_file_name>

Synthesis审查设计的逻辑完整性和一致性，并检查边缘连接性和句法错误。Synthesis也最小化和优化设计逻辑。例如， synthes从“行为”语言（如，Verilog HDL、VHDL和SystemVerilog）推断D触发器，锁存和状态机。必要时Synthesis可通过 Quartus® Prime IP库中的模块替换运算符，如+或–。Synthesis期间，Compiler可更改或删除用户逻辑和设计节点。 Quartus® Prime synthesis可最大限度减少门控数，删除冗余逻辑，确保器件资源的有效使用。

Synthesis结束时，Compiler生成原子网表（atom netlist）。Atom是指FPGA器件中最基础的硬件资源。Atom包括整理成查找表（ look-up table）的逻辑单元，D触发器，I/O管脚，块存储器资源，DSP块以及atom之间的连接。原子网表是在硅晶中实现设计时，设计综合所需原子单元的数据库。

图 38. 设计综合

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