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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构回路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 回路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.3.2.2.3. 第3步:验证自动流水线插入选项
Enable Auto-Pipelining选项(HYPER_RETIMER_ENABLE_ADD_PIPELINING)被要求用于自动流水线插入,在 Intel® Quartus® Prime软件中是默认使能的。
按照下面步骤验证或者更改Enable Auto-Pipelining设置:
- 点击Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)。
- 如要使用自动流水线插入,要确保Enable Auto-Pipelining为On。您可以关闭此设置(Off)以防止在hyperpipe_vlat模块的实例中添加更多的流水线级。
- 点击OK。
或者,您可以通过直接指定.qsf中的如下语句来使能或者禁用此选项:
set_global_assignment -name HYPER_RETIMER_ENABLE_ADD_PIPELINING <ON|OFF>
- 要编程设计,请点击Processing > Start Compilation。