Intel® Hyperflex™ 体系结构高性能设计手册

ID 683353
日期 7/13/2020
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文档目录

10. Intel® Hyperflex™ 体系结构高性能设计手册修订历史

文档版本 Intel® Quartus® Prime版本 修订内容
2020.07.13 20.1
  • 将"Retiming Example – Second Register Pushes out of ALM"图中的参考从异步复位更改成同步复位。
  • 更新了"Initial Power-Up Conditions"部分,以反映最新的IP和QSF选项的默认状态。
  • 删除了过时的"Synchronous Start System Clock Gating Examples"主题。
2020.05.01 20.1
  • 增添了"Clock Domain Crossing Constraint Guidelines"主题。
  • 在"Metastability Synchronizers"主题中添加了Synchronization Register Chain Length assignment。
2019.12.16 19.4.0
  • Intel® Agilex™ 器件引用编程文件生成支持。
  • 在"Preserving Registers During Synthesis"主题中添加了详细信息,示例和表格。
  • 在"Reset Strategies"主题中添加了关于复位释放要求的注释和链接。
  • 增添了"Compiling Submodules Independently"主题。
2019.11.15 19.3.0
  • 在"Specifying a Latency-Insensitive False Path"中添加了关于分配优先级的注释。
  • 在"Step 2: Instantiate the Variable Latency Module"中澄清了vlat模块的插入。
2019.11.04 19.3.0
  • 重命名 Intel® Stratix® 10高性能设计手册,更新并包括 Intel® Agilex™ 器件。
  • 增添了"使用Design Assistant进行设计规则检查"主题。
  • 增添了"Running Design Assistant During Compilation"主题。
  • 增添了"在分析模式下运行Design Assistant"主题。
  • 增添了"Cross-Probing from Design Assistant"主题。
  • 增添了"从Chip Planner运行Design Assistant"主题。
  • 增添了"从Timing Analyzer运行Design Assistant"主题。
  • 增添了"Hyper-Retimer Readiness Rules"主题和特定规则描述的链接。
2019.07.01 19.2.0
  • 改进了截图质量。
  • 更新了"Step 1:Compile the Base Design"。
  • 在"Step 2: Add Pipeline Stages and Remove Asynchronous Resets"中增添了添加5个流水线级的目的的更多详细信息。
  • 少量措辞修改,更新了图表参考。
  • 更新了设计实例文件的链接。
  • 更新了"Synchronous Resets and Limitations"主题中的图。
2018.12.30 18.1.0
  • 增添了可变延迟自动流水线特性的说明。
  • 更新了"Initial Conditions and Hyper-Registers"部分。
  • 增添了新主题"Synchronous Start System Example"。
  • 增添了新主题"Implementing Clock Gating"。
2018.10.04 18.0.0
  • 在"Fast Forward Limit"中作了少量文本变更。
  • 在"Delay Lines"中作了少量文本变更。
2018.10.01 18.0.0
  • 更正了"Retiming through RAMs and DSPs"中的拼写错误。
2018.07.12 18.0.0
  • 更新了Appendix A: Parameterizable Pipeline Modules中的所有代码模板。
  • 将Dual Clock Skid Buffer Example添加到Flow Control with Skid Buffers主题。
  • 更新了各种屏幕截图,以提高结果的可见性和准确性。
2018.06.22 18.0.0 更正了Loop Pipelining DemonstrationOriginal Loop Structure图中的错误。
2018.05.22 18.0.0
  • Removing Asynchronous Clears重命名为Removing Asynchronous Resets
  • Removing Asynchronous Resets中的代码图像转换成代码示例,并更正了代码语法。
  • 更新了Removing Asynchronous Resets图像中的信号名称,以匹配代码示例。
  • 更正了Shannon's Decomposition Example中的语法错误。
  • 将包括skid buffer的流程控制的信息移到Flow Control with Skid Buffers部分中。
  • 增强了FIFO Flow Control Loop with Two Skid Buffers图的描述。
  • 澄清了Improved FIFO Flow Control Loop with Almost Full instead of Full FIFO图的描述。
2018.05.07 18.0.0
  • 移除了对dont_touch综合属性的引用。
  • 添加了Retiming through RAMs and DSPs主题和图。
  • 澄清了preserve_syn_only综合属性的使用。
  • 更新了 Intel® Quartus® Prime Pro Edition截图。
  • 更正了Round Robin Scheduler实例中的语法错误。
  • 更新了Retime阶段的描述,包括了传统的寄存器重定时。
2018.02.05 17.1.1 更新了Median Filter设计实例文件的链接。

日期

版本

修订内容

2017.11.06 17.1.0
  • 修订了设计示例演练步骤和结果。
  • 对每一阶段可用的设计实例提供了链接。
  • 将逐步设计编译指南移到 Intel® Quartus® Prime Pro Edition手册中的设计编译章节。
  • 添加了Ternary Adders主题和示例。
  • 添加了Loop Pipelining主题和示例。
  • 添加了“复位流程要求”报告的描述。
  • 对最新的 Intel® 命名标准作了更新。
2017.05.08 Quartus® Prime Pro v17.1 Stratix® 10 ES Editions
  • 将软件支持版本更新到 Quartus® Prime Pro v17.1 Stratix® 10 ES Editions
  • 添加了“初始上电条件”主题。
  • 增加了“重定时复位序列”主题。
  • 添加了高速时钟域的指南。
  • 添加了Fitter Overconstraints主题。
  • 描述了Fitter Finalize阶段中的Hold Fix-up。
  • 添加了有关Fast Forward编译支持RAM和DSP模块重定时的声明。
  • 在read-modify-write存储器描述中增添了关于coherent RAM的详细信息。
  • 添加了Fast Forward Viewer和Hyper-Optimization Advisor的说明。
  • 添加了Advanced HyperFlex Settings主题。
  • 添加了Prevent Register Retiming主题。
  • 添加了Preserve Registers During Synthesis主题。
  • 添加了Fitter Commands主题。
  • 添加了Finalize Stage Reports主题。
  • 在编译流程中使用新的GUI步骤取代了命令行指令。
  • 描述了Compilation Dashboard中的并发分析控制。
  • 合并重复的内容,将附录部分整合在一起。
  • 更新图表和截图。
2016.08.07 2016.08.07
  • 增添了时钟交叉和初始条件时序限制详情。
  • 通过实例描述了真双端口存储器支持和存储器宽度比率
  • 在“设计实例演练(Design Example Walk-through)”中更新了代码样例和解释
  • 对所提供的设计实例文件添加了参考
  • Intel® 重新命名。
  • 针对软件GUI和性能的最新变更作了更新
2016.03.16 2016.03.16 首次公开发行。