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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构回路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 回路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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10. Intel® Hyperflex™ 体系结构高性能设计手册修订历史
文档版本 | Intel® Quartus® Prime版本 | 修订内容 |
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2020.07.13 | 20.1 |
|
2020.05.01 | 20.1 |
|
2019.12.16 | 19.4.0 |
|
2019.11.15 | 19.3.0 |
|
2019.11.04 | 19.3.0 |
|
2019.07.01 | 19.2.0 |
|
2018.12.30 | 18.1.0 |
|
2018.10.04 | 18.0.0 |
|
2018.10.01 | 18.0.0 |
|
2018.07.12 | 18.0.0 |
|
2018.06.22 | 18.0.0 | 更正了Loop Pipelining Demonstration中Original Loop Structure图中的错误。 |
2018.05.22 | 18.0.0 |
|
2018.05.07 | 18.0.0 |
|
2018.02.05 | 17.1.1 | 更新了Median Filter设计实例文件的链接。 |
日期 |
版本 |
修订内容 |
---|---|---|
2017.11.06 | 17.1.0 |
|
2017.05.08 | Quartus® Prime Pro v17.1 Stratix® 10 ES Editions |
|
2016.08.07 | 2016.08.07 |
|
2016.03.16 | 2016.03.16 | 首次公开发行。 |