Intel® Hyperflex™ 体系结构高性能设计手册

ID 683353
日期 7/13/2020
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5.1. 设置dont_merge综合属性

您可以在HDL代码中设置dont_merge属性,如下例所示。
表 13.  在HDL代码中设置属性 dont_merge防止my_reg寄存器合并。
HDL 编码
Verilog HDL
reg my_reg /* synthesis dont_merge */;
Verilog-2001 and SystemVerilog
(* dont_merge *) reg my_reg;
VHDL
signal my_reg : stdlogic; attribute dont_merge : boolean; attribute dont_merge of my_reg : signal is true;