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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构回路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 回路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.2.6. 亚稳态同步器(Metastability Synchronizers)
Compiler检测作为同步器链中的一部分的寄存器。Compiler不能重定时同步器链中的寄存器。要实现同步器链中的寄存器重定时,需要在时钟域边界上添加更多的流水线寄存器。
Intel® Hyperflex™ 体系结构FPGA的默认亚稳态同步器链长为3。Critical Chain报告通过REG (Metastability required)文本对亚稳态需要的寄存器进行标记。
如果设计包括two-register链作为同步器,那么可以指定以下设置以将默认链长度从3修改为2:
- 点击Assignments > Settings。
- 点击Category下的Compiler Settings。
- 点击Advanced Settings (Synthesis)按钮。
- 对于Synchronization Register Chain Length,在Setting列中输入2。
或者,您可以在.qsf文件中指定此设置:
set_instance_assignment -name SYNCHRONIZATION_REGISTER_CHAIN_LENGTH 2 \ -to * -entity <top_module_name>