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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构回路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 回路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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4.1.1. 步骤1:编译基本设计
按照以下步骤编译median project的基本设计:
- 在 Intel® Quartus® Prime Pro Edition软件中,点击File > Open Project,然后选择Median_filter_<version>/Base/median.qpf工程文件。基本版本的设计实例打开。
- 要编译基本设计,请点击Compilation Dashboard上的Compile Design。默认情况下, Fast Forward Timing Recommendations阶段在Fitter期间运行,并在Fast Forward Details报告中生成详细建议。
- 点击Fast Forward Timing Closure Recommendations的报告图标。在Fast Forward Details报告中,查看Clk时钟域的编译结果。
图 96. Fast Forward Details报告
报告显示188 MHz的Base Performance,包括限制进一步优化的以下设计条件:
- 设计包含异步复位(清零)。
- 额外的流水线级(寄存器)可以提高性能。
- 短路径和长路径组合限制了进一步的优化。
以下步骤对设计RTL中这些建议的实现进行了说明。