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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构回路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 回路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.2.4.2. 过约束(Overconstraints)
过约束引导Fitter使用更多的时间对设计的特定部分进行优化。在某些情况下,过约束适用于提高性能。然而,由于传统的过约束方法限制了重定时优化,因此 Intel® Hyperflex™ 体系结构FPGA支持一个允许重定时的新的is_post_route函数。is_post_route函数允许Fitter调整时序裕量延迟(slack delay)来实现时序优化。
过约束语法(支持Hyper-Retiming)
if { ! [is_post_route] } { # Put overconstraints here }
传统过约束示例(防止Hyper-Retiming)
### Over Constraint ### # if {$::quartus(nameofexecutable) == "quartus_fit"} { # set_min_delay 0.050 -from [get_clocks {CPRI|PHY|TRX*|*|rx_pma_clk}] -to \ [get_clocks {CPRI|PHY|TRX*|*|rx_clkout}] # }