Intel® Hyperflex™ 体系结构高性能设计手册

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ID 683353
日期 7/13/2020
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文档目录
文档目录 x
1. Intel® Hyperflex™ FPGA体系结构介绍 2. Intel® Hyperflex™ 体系结构RTL设计指南 3. 编译 Intel® Hyperflex™ 体系结构设计 4. 设计实例演练(Design Example Walk-Through) 5. 重定时限制和解决方法 6. 优化实例 7. Intel® Hyperflex™ 体系结构移植指南 8. 附录 9. Intel® Hyperflex™ 体系结构高性能设计手册存档 10. Intel® Hyperflex™ 体系结构高性能设计手册修订历史
1. Intel® Hyperflex™ FPGA体系结构介绍 x
1.1. Intel® Hyperflex™ 体系结构设计概念
2. Intel® Hyperflex™ 体系结构RTL设计指南 x
2.1. 高速设计方法 2.2. Hyper-Retiming (帮助寄存器移动) 2.3. Hyper-Pipelining (添加流水线寄存器) 2.4. Hyper-Optimization (优化RTL)
2.1. 高速设计方法 x
2.1.1. 设置一个高速目标 2.1.2. 实验和迭代 2.1.3. 独立地编译组件 2.1.4. 优化子模块 2.1.5. 避免广播信号
2.1.1. 设置一个高速目标 x
2.1.1.1. 速度和时序收敛 2.1.1.2. 速度和延迟
2.2. Hyper-Retiming (帮助寄存器移动) x
2.2.1. 复位策略 2.2.2. 时钟使能策略 2.2.3. 综合期间保留寄存器 2.2.4. 时序约束考量 2.2.5. 时钟同步策略 2.2.6. 亚稳态同步器(Metastability Synchronizers) 2.2.7. 初始上电条件 2.2.8. 通过RAM和DSP的重定时
2.2.1. 复位策略 x
2.2.1.1. 移除异步复位(Removing Asynchronous Resets) 2.2.1.2. 全局时钟树上的同步复位 2.2.1.3. I/O端口上的同步复位 2.2.1.4. 复制和流水线同步复位
2.2.2. 时钟使能策略 x
2.2.2.1. 本地化时钟使能 2.2.2.2. 高扇出时钟使能 2.2.2.3. 带时序异常的时钟使能
2.2.4. 时序约束考量 x
2.2.4.1. 优化多周期路径 2.2.4.2. 过约束(Overconstraints)
2.2.5. 时钟同步策略 x
2.2.5.1. 时钟域交叉约束准则(Clock Domain Crossing Constraint Guidelines)
2.2.7. 初始上电条件 x
2.2.7.1. 指定初始存储器条件 2.2.7.2. 初始条件和重定时 2.2.7.3. 初始条件和Hyper-Registers 2.2.7.4. 重定时复位流程(Retiming Reset Sequences)
2.2.7.3. 初始条件和Hyper-Registers x
2.2.7.3.1. 实现时钟门控(Implementing Clock Gating) 2.2.7.3.2. 用于初始条件的 Intel® Quartus® Prime设置
2.3. Hyper-Pipelining (添加流水线寄存器) x
2.3.1. 传统对超级流水线(Conventional versus Hyper-Pipelining) 2.3.2. 流水线和延迟 2.3.3. 使用寄存器代替多周期异常
2.3.2. 流水线和延迟 x
2.3.2.1. 可变延迟位置的流水线操作(Pipelining at Variable Latency Locations) 2.3.2.2. 自动流水线插入(Automatic Pipeline Insertion)
2.3.2.1. 可变延迟位置的流水线操作(Pipelining at Variable Latency Locations) x
2.3.2.1.1. 指定延迟不敏感的伪路径
2.3.2.2. 自动流水线插入(Automatic Pipeline Insertion) x
2.3.2.2.1. 第1步：创建可变延迟模块 2.3.2.2.2. 第2步：例化可变延迟模块 2.3.2.2.3. 第3步：验证自动流水线插入选项 2.3.2.2.4. (可选)无可变延迟模块的自动流水线插入
2.4. Hyper-Optimization (优化RTL) x
2.4.1. 一般优化技术 2.4.2. 优化特定的设计结构
2.4.1. 一般优化技术 x
2.4.1.1. 香农分解(Shannon’s Decomposition) 2.4.1.2. 时间域多路复用(Time Domain Multiplexing) 2.4.1.3. 环路展开(Loop Unrolling) 2.4.1.4. 循环流水线(Loop Pipelining) 2.4.1.5. 预计算
2.4.1.1. 香农分解(Shannon’s Decomposition) x
2.4.1.1.1. 香农分解实例(Shannon’s Decomposition Example) 2.4.1.1.2. 对香农分解识别电路
2.4.1.4. 循环流水线(Loop Pipelining) x
2.4.1.4.1. 回路流水线理论 2.4.1.4.2. 环路流水线演示 2.4.1.4.3. 回路流水线和综合优化
2.4.2. 优化特定的设计结构 x
2.4.2.1. 高速时钟域(High-Speed Clock Domains) 2.4.2.2. 重构回路(Restructuring Loops) 2.4.2.3. 控制信号反压(Control Signal Backpressure) 2.4.2.4. 使用FIFO状态信号的流程控制 2.4.2.5. 包含skid缓冲器的流程控制 2.4.2.6. Read-Modify-Write存储器 2.4.2.7. 计数器和累加器 2.4.2.8. 状态机 2.4.2.9. 储存器 2.4.2.10. DSP模块 2.4.2.11. 一般逻辑 2.4.2.12. 求模与除法 2.4.2.13. 复位 2.4.2.14. 硬件重用 2.4.2.15. 算法要求 2.4.2.16. FIFO 2.4.2.17. 三元加法器(Ternary Adders)
2.4.2.1. 高速时钟域(High-Speed Clock Domains) x
2.4.2.1.1. 可视化时钟网络 2.4.2.1.2. 查看Fitter报告中的时钟网络 2.4.2.1.3. 在Timing Analyzer中查看时钟
2.4.2.9. 储存器 x
2.4.2.9.1. Intel® Hyperflex™ 体系结构真双端口存储器 2.4.2.9.2. 使用简单双端口存储器 2.4.2.9.3. Intel® Hyperflex™ 体系结构简单双端口存储器示例 2.4.2.9.4. 存储器混合端口宽度比率限制 2.4.2.9.5. 未寄存的RAM输出
3. 编译 Intel® Hyperflex™ 体系结构设计 x
Hyper-Aware设计流程 寄存器重定时 快进编译(Fast Forward Compilation) 验证设计RTL 3.1. 独立编译子模块 3.2. 使用Design Assistant进行设计规则检查
3.2. 使用Design Assistant进行设计规则检查 x
3.2.1. 编译期间运行Design Assistant 3.2.2. 在分析模式下运行Design Assistant 3.2.3. Hyper-Retimer Readiness规则
3.2.2. 在分析模式下运行Design Assistant x
3.2.2.1. Design Assistant的交叉探测(Cross-Probing) 3.2.2.2. 从Chip Planner运行Design Assistant 3.2.2.3. 从Timing Analyzer运行Design Assistant
4. 设计实例演练(Design Example Walk-Through) x
4.1. 中值滤波器设计实例
4.1. 中值滤波器设计实例 x
4.1.1. 步骤1：编译基本设计 4.1.2. 步骤2：添加流水线级和移除异步复位 4.1.3. 步骤3：添加更多的流水线级和移除全部异步复位 4.1.4. 步骤4：优化短路径和长路径条件
5. 重定时限制和解决方法 x
5.1. 设置dont_merge综合属性 5.2. 解读关键链报告(Interpreting Critical Chain Reports)
5.2. 解读关键链报告(Interpreting Critical Chain Reports) x
5.2.1. 不足的寄存器(insufficient Registers) 5.2.2. 短路径/长路径(short path/long path) 5.2.3. 快进限制(Fast Forward Limit) 5.2.4. 回路(loop) 5.2.5. 每个时钟域一个关键链 5.2.6. 相关时钟组中的关键链 5.2.7. 复杂的关键链 5.2.8. 延伸到可定位的节点 5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit) 5.2.10. 包括双时钟存储器的关键链 5.2.11. 关键链比特和总线 5.2.12. 延迟线
5.2.1. 不足的寄存器(insufficient Registers) x
5.2.1.1. 不足寄存器实例(insufficient Registers Example) 5.2.1.2. 优化不足寄存器(Optimizing Insufficient Registers) 5.2.1.3. 包括双时钟存储器的关键链
5.2.2. 短路径/长路径(short path/long path) x
5.2.2.1. Hyper-Register位置不可用 5.2.2.2. 保持优化的实例 5.2.2.3. 优化短路径/长路径 5.2.2.4. 添加寄存器 5.2.2.5. 复制公共节点 5.2.2.6. 数据和控制平面
5.2.3. 快进限制(Fast Forward Limit) x
5.2.3.1. 优化路径限制(Optimizing Path Limit)
5.2.4. 回路(loop) x
5.2.4.1. 限制关键链环路的实例
6. 优化实例 x
6.1. 循环排程器(Round Robin Scheduler)
7. Intel® Hyperflex™ 体系结构移植指南 x
7.1. 设计移植和性能探索 7.2. 顶层设计考量
7.1. 设计移植和性能探索 x
7.1.1. Black-boxing Verilog HDL模块 7.1.2. Black-boxing VHDL模块 7.1.3. 时钟管理 7.1.4. 管脚分配 7.1.5. 收发器控制逻辑 7.1.6. 升级过时的IP内核
8. 附录 x
8.1. 附录A：可参数化的流水线模块 8.2. 附录B：时钟使能和复位
8.2. 附录B：时钟使能和复位 x
8.2.1. 同步复位和限制 8.2.2. 通过时钟使能重定时 8.2.3. 解决短路径
8.2.1. 同步复位和限制 x
8.2.1.1. 同步复位汇总
8.2.2. 通过时钟使能重定时 x
8.2.2.1. 广播控制信号的实例
1. Intel® Hyperflex™ FPGA体系结构介绍
2. Intel® Hyperflex™ 体系结构RTL设计指南
3. 编译 Intel® Hyperflex™ 体系结构设计
4. 设计实例演练(Design Example Walk-Through)
5. 重定时限制和解决方法
6. 优化实例
7. Intel® Hyperflex™ 体系结构移植指南
8. 附录
9. Intel® Hyperflex™ 体系结构高性能设计手册存档
10. Intel® Hyperflex™ 体系结构高性能设计手册修订历史

3. 编译 Intel® Hyperflex™ 体系结构设计

Intel® Quartus® Prime Pro Edition Compiler经过优化可充分利用 Intel® Hyperflex™ 体系结构。 Intel® Quartus® Prime Pro Edition Compiler支持Hyper-Aware设计流程，在此流程中Compiler自动对到Hyper-Registers的寄存器重定时(retiming)进行最大化。

Hyper-Aware设计流程

使用Hyper-Aware设计流程可以缩短设计周期并优化性能。Hyper-Aware设计流程将自动寄存器重定时与目标时序收敛建议(Fast Forward编译)的实现相结合，以最大限度地使用用Hyper-Register，并显示 Intel® Hyperflex™ 体系结构FPGA的最高性能。

图 77. Hyper-Aware设计流程

寄存器重定时

Intel® Hyperflex™ 体系结构的一个关键创新是在布线段和模块输入上添加了多个Hyper-Register。最大限度地使用Hyper-Register可以提高设计性能。Hyper-Register的普及改善了寄存器之间的时间延迟平衡，并减轻了关键路径延迟。Compiler的Retime阶段将寄存器从ALM中移出，然后将它们重定时到Hyper-Register中。寄存器重定时在Fitter期间自动运行，需要最小工作量，但能够产生显著的性能提升。重定时后，Finalize阶段对具有保持违规的连接进行更正。

快进编译(Fast Forward Compilation)

如果您需要优化而不是简单的寄存器重定时，那么需要运行Fast Forward编译来生成时序收敛建议，这些建议可以打破关键性能瓶颈，阻止进一步移入Hyper-Registers。例如，Fast Forward建议删除特定的重定时限制，以防止进一步重定时到Hyper-Registers。Fast Forward编译能够准确显示RTL更改对哪些方面产生最大影响，并报告通过消除限制并重定时到Hyper-Registers (Hyper-Retiming)来获得预测性能优势。Fitter不会自动重新对RAM和DSP模块进行寄存器重定时。但是，Fast Forward分析显示了此优化的潜在性能优势。

图 78. Hyper-Register体系结构

Fast-Forward编译识别添加流水线阶段(Hyper-Pipelining)的最佳位置，以及每种情况下预期的性能优势。修改RTL将流水线阶段布置在每个时钟域边界后， Retime阶段会自动将时钟域内的寄存器放置在最佳位置，以最大限度地提高性能。在RTL中实施此建议来获得类似的结果。进行任何更改后，重新运行Retime阶段，直到结果符合性能和时序要求。Fast Forward编译不会作为完整编译的一部分自动运行。使能或运行Compilation Dashboard中的Fast Forward compilation。

表 7.  优化步骤
优化步骤 技术 说明
步骤1 寄存器重定时 Retime阶段执行寄存器重定时并将现有的寄存器移入Hyper-Registers中，从而通过消除重定时限制和去除关键路径来提高性能。
步骤2 快进编译(Fast Forward Compile) Compiler生成设计特定的时序收敛建议，并预测性能改进，同时消除所有Hyper-Registers (Hyper-Retiming)的障碍。
步骤3 Hyper-Pipelining 使用Fast Forward编译来识别RTL中添加新的寄存器和流水线阶段的位置。
步骤4 Hyper-Optimization Hyper-Retiming和Hyper-Pipelining之外的设计优化，例如：重构回路，消除控制逻辑限制以及减少长路径上的延迟。

验证设计RTL

Intel® Quartus® Prime软件包含Design Assistant设计规则检查工具，用于验证 Intel® Hyperflex™ 体系结构的设计RTL的适合性。这些规则包括Hyper-Retimer Readiness Rules (HRR)，专门用于 Intel® Hyperflex™ FPGA体系结构设计。

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