仅对英特尔可见 — GUID: esc1445886559577
Ixiasoft
2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构回路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 回路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
仅对英特尔可见 — GUID: esc1445886559577
Ixiasoft
2.4.2.3. 控制信号反压(Control Signal Backpressure)
本节介绍了用于控制信号反压(signal backpressure)的RTL设计技术。 Intel® Hyperflex™ 体系结构有效地传输数据。由于这种体系结构支持超高时钟速率,因此很难在一个时钟周期内发送反馈信号以实现大量逻辑。插入额外的流水线寄存器也会增加控制信号的反压。数据必须尽可能向前流动。
单时钟周期控制信号创建能够防止或降低流水线和寄存器重计时的有效性的环路。此实例显示了一个ready信号,此信号通知上游寄存器准备使用数据。ready信号必须同时冻结多个数据源。
图 59. 控制信号反压(Control Signal Backpressure)
修改原始的RTL以添加一个可以缓解压力上游的小型FIFO缓冲器是一个简单直接的方法。当此模块的逻辑下游没有准备好使用数据时,FIFO存储此数据。
图 60. 使用FIFO缓冲器来控制反压
目标是每个时钟周期数据都能到达FIFO缓冲器。一个额外比特的信息决定了数据是否是有效的和是否应该存储在FIFO缓冲器中。关键信号现在位于FIFO缓冲器和消耗数据的下游寄存器之间。此环路要小得多。现在,您可以使用流水线和寄存器重计时来优化FIFO寄存器的上游部分。