仅对英特尔可见 — GUID: jbr1457936429544
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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构回路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 回路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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5.2.8. 延伸到可定位的节点
在关键链中可能会看到“扩展到可定位节点”的路径信息条目。这是一个方便的功能,使您能够通过关联关键链中的节点来设计RTL中名称。
在一个关键链中,不是每一行都对应一个RTL文件中的设计入口名称。例如,单独的布线与RTL中的名称没有关联。通常这不是一个问题,因为在附近或相邻行上的另一个名称对应于并且可定位到RTL文件中的一个名称。有时在关键链报告中一行可能没有能够在RTL中找到的相邻或邻近的行;此情况频繁出现连接点上。当发生这种情况时,关键链段会根据需要进行扩展,直到它达到了位于HDL文件的那一行。