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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构回路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 回路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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5.2.2. 短路径/长路径(short path/long path)
当关键链包括具有冲突特性的相关路径时,其中一个路径可以通过更多寄存器提高性能,而另一个路径没有地方容纳额外寄存器,所报告的限制原因是Short Path/Long Path。
当存在Hyper-Retiming的冲突优化目标时,关键链被分类为短路径/长路径。短路径和长路径始终以某种方式连接在一起,包含至少有一个公共节点。重定时的寄存器必须保持功能正确性,并通过两个关键链确保相同的相对延迟。此要求可能导致冲突优化目标。因此,一个分段(长路径)可以接受重定时方法(retiming move),但是另一个分段(短路径)不能接受重定时方法。重定时方法通常是将一个额外的寄存器重定时到短路径和长路径中。图 1说明了此概念。
关键链分类为短路/长路径的原因如下:
- 当Hyper-Register位置在短路径上不可用于重定时。
- 当重定时一个寄存器到两个路径以提高长路径的性能时不满足短路径上的保持时间要求。有时,短路径/长路径的存在是由于设计中使用的电路结构,例如广播控制信号,同步清零和时钟使能。
短路径/长途径关键链是与后拟合重定时(post-fit retiming)相关联的新优化焦点。在常规的重定时中,网表的结构可以在综合或布局布线期间进行更改。然而,在Hyper-Retiming期间,由于网表结构和布局布线不能更改,因此会出现短路径/长路径。