仅对英特尔可见 — GUID: shv1494518958930
Ixiasoft
2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构回路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 回路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
仅对英特尔可见 — GUID: shv1494518958930
Ixiasoft
1.1. Intel® Hyperflex™ 体系结构设计概念
术语/短语 | 说明 |
---|---|
关键链(Critical Chain) | 任何防止寄存器重定时(retiming)的设计条件。限制因素可以包括一个链中有多个寄存器到寄存器路径。关键链的fMAX及其相关的时钟域受到寄存器到寄存器路径的平均延迟以及不可分离的电路元件(如布线)量化延迟的限制。使用Fast Forward编译来断开关键链。 |
快进编译(Fast Forward Compilation) | 生成设计特定的时序收敛建议,并在移除每个时序限制后获得前瞻性的性能结果。 |
Hyper-Aware设计流程 | 通过Hyper-Retiming,Hyper-Pipelining,Fast Forward compilation和Hyper-Optimization实现 Intel® Hyperflex™ 体系结构FPGA中的最高性能的设计流程。 |
Intel® Hyperflex™ FPGA体系结构 | 器件内核体系结构,在整个内核架构中包括称为Hyper-Register的额外寄存器。Hyper-Register提供已增加的带宽和已改进的区域和功率。 |
Hyper-Optimization | 通过实现Fast Forward编译建议的关键RTL更改(例如重构逻辑以使用功能等效的前馈或预计算路径,而不是长的组合反馈路径)来改进设计性能的设计过程。 |
Hyper-Pipelining | 通过在ALM之间的互连上增添额外的流水线级来消除较长的布线延迟的设计过程。此技术支持设计运行在更快的时钟频率上。 |
Hyper-Retiming | 在Fast Forward编译期间,Hyper-Retiming会推测性地删除寄存器中的信号,对重定时使能网表中的移动性能。 |
多角时序分析(Multiple Corner Timing Analysis) | 分析多个“timing corner cases”以验证您设计的电压,工艺和温度操作条件。fast-corner分析假定最佳情况下的时序条件。 |