仅对英特尔可见 — GUID: smb1488900457474
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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构回路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 回路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
Intel® Hyperflex™ 体系结构FPGA支持超高速时钟域。Compiler使用可编程时钟树综合来最小化时钟插入延迟,降低动态功耗并在器件内核中提供时钟灵活性。
器件最小脉冲宽度约束可以限制 Intel® Hyperflex™ 体系结构FPGA时钟的最高性能。随着给定时钟路径上资源数量的增加,时钟脉冲上的不确定性和偏斜也随之增加。如果时钟不确定性超过目标器件的最小脉冲宽度,那么会降低最小可行时钟周期。这种影响是路径上总时钟插入延迟的一个功能。要为高速时钟域抵消这种影响,请使用Chip Planner和Timing Analyzer报告来优化设计中的时钟源布局。
如果报告指示长时钟布线的限制,那么需要调整时钟管脚约束或者使用Clock Region或Logic Lock Region约束来限制更接近时钟源的扇出逻辑。使用Clock Region约束来指定时钟扇区并优化时钟树的大小。
进行约束变更后,重新编译设计并查看时钟布线长度和时钟树大小。查看Compilation Report以确保时钟网络不会限制设计的性能。