Intel® Hyperflex™ 体系结构高性能设计手册

ID 683353
日期 7/13/2020
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2.1.1.1. 速度和时序收敛

当实际电路性能低于您设计的f MAX要求时,就会无法关闭时序。如果目标FPGA器件具有用于逻辑布局的很多可用资源,则时序收敛更容易,并且需要更少的处理时间。

慢速电路的时序收敛并不比快速电路的时序收敛更容易,因为慢速电路通常在寄存器之间包括更多的组合逻辑。当一条路径包含很多节点时,Fitter必须使这些节点彼此分开,从而导致显着的布线延迟。相比之下,一个大量流水线化的电路更少依赖于布局,这样可简化时序收敛。

创建设计时使用实际的时序裕量。在系统中添加逻辑时,请考虑设计的某些部分能够使接触相互扭曲。增加系统压力通常会对速度产生不利影响。在设计开始时允许更多的时序裕量有助于缓解此问题。