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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构回路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 回路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.1.1.1. 速度和时序收敛
当实际电路性能低于您设计的f MAX要求时,就会无法关闭时序。如果目标FPGA器件具有用于逻辑布局的很多可用资源,则时序收敛更容易,并且需要更少的处理时间。
慢速电路的时序收敛并不比快速电路的时序收敛更容易,因为慢速电路通常在寄存器之间包括更多的组合逻辑。当一条路径包含很多节点时,Fitter必须使这些节点彼此分开,从而导致显着的布线延迟。相比之下,一个大量流水线化的电路更少依赖于布局,这样可简化时序收敛。
创建设计时使用实际的时序裕量。在系统中添加逻辑时,请考虑设计的某些部分能够使接触相互扭曲。增加系统压力通常会对速度产生不利影响。在设计开始时允许更多的时序裕量有助于缓解此问题。