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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构回路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 回路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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7.1.4. 管脚分配
black-boxing逻辑能导致一些管脚分配错误。使用以下指南来解析管脚分配。重新分配高速通信输入管脚来纠正这些错误。
FPGA检查高速管脚的状态,如果不连接这些管脚,那么会生成错误信息。当black-box收发器时,您可能会遇到这种情况。要解决这些错误,请将HSSI管脚重新分配给一个标准I/O管脚。必要时验证并更改I/O bank。
在.qsf文件中,assignmnet语句如下所示:
set_instance_assignment –name IO_STANDARD “2.5 V” –to hip_serial_rx_in1 set_instance_assignment –name IO_STANDARD “2.5 V” –to hip_serial_rx_in2 set_instance_assignment –name IO_STANDARD “2.5 V” –to hip_serial_rx_in3 set_location_assignment IOBANK_4A –to hip_serial_rx_in1 set_location_assignment IOBANK_4A –to hip_serial_rx_in2 set_location_assignment IOBANK_4A –to hip_serial_rx_in3
悬挂管脚(dangling pins)
如果由于black-boxing组件而导致高速I/O管脚悬挂,那么要将他们设置成虚拟管脚。您可以在Assignment Editor中输入此assignment,或者直接在.qsf文件中输入,如下所示:
set_instance_assignment –name VIRTUAL_PIN ON –to hip_serial_tx_in1 set_instance_assignment –name VIRTUAL_PIN ON –to hip_serial_tx_in2 set_instance_assignment –name VIRTUAL_PIN ON –to hip_serial_tx_in3
GPIO管脚
如果您有GPIO管脚,那么要使用qsf assignment将他们变成虚拟管脚:
set_instance_assignment VIRTUAL_PIN –to *