英特尔Agilex® 7嵌入式存储器用户指南

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ID 683241
日期 4/10/2023
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1. 英特尔Agilex® 7嵌入式存储器概述 2. 英特尔Agilex® 7嵌入式存储器架构和特性 3. 英特尔Agilex® 7嵌入式存储器设计考量 4. 英特尔Agilex® 7嵌入式存储器IP参考 5. 英特尔Agilex® 7嵌入式存储器调试 6. 英特尔Agilex® 7嵌入式存储器用户指南存档 7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史
1. 英特尔Agilex® 7嵌入式存储器概述 x
1.1. 英特尔Agilex® 7嵌入式存储器特性
2. 英特尔Agilex® 7嵌入式存储器架构和特性 x
2.1. 英特尔Agilex® 7 M系列M20K模块中的Fabric Network-On-Chip（NoC） 2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) 2.3. 地址时钟使能支持 2.4. 异步清零和同步清零 2.5. 存储模块错误纠正编码(ECC)支持 2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 2.7. 英特尔Agilex® 7嵌入式存储器配置 2.8. Force-to-Zero（强制归零） 2.9. Coherent（一致性）读存储器 2.10. 冻结逻辑(Freeze logic) 2.11. 真双端口双时钟仿真器 2.12. 读和写地址寄存器的初始值 2.13. M20K模块中的时序/功耗优化功能 2.14. 英特尔Agilex® 7支持的嵌入式存储器IP
2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) x
2.2.1. 字节使能控制 2.2.2. 数据字节输出 2.2.3. 字节使能行为
2.5. 存储模块错误纠正编码(ECC)支持 x
2.5.1. 奇偶校验位 2.5.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.5.3. ECC Read-During-Write行为 2.5.4. 纠错码真值表
2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 x
2.6.1. 单一时钟模式（Single Clock Mode） 2.6.2. 读/写时钟模式(Read/Write Clock Mode) 2.6.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.6.4. 时钟模式下的异步/同步清零 2.6.5. 同步读/写中的输出读数据 2.6.6. 时钟模式下的独立时钟使能
2.7. 英特尔Agilex® 7嵌入式存储器配置 x
2.7.1. 混合宽度端口配置
2.9. Coherent（一致性）读存储器 x
2.9.1. 转发逻辑(Forwarding Logic)
3. 英特尔Agilex® 7嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 考虑并发读取行为 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入 3.7. 避免同时更改时钟信号和其他控制信号 3.8. 英特尔 Quartus Prime软件中针对存储器的高级设置 3.9. 考虑存储器深度设置 3.10. M20K嵌入式存储器块输入时钟质量要求
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. 英特尔Agilex® 7嵌入式存储器IP参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 4.2. eSRAM 英特尔Agilex® FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. 移位寄存器（基于RAM） Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 x
4.1.1. RAM和ROM Intel® FPGA IP的发布信息 4.1.2. RAM: 1-PORT Intel® FPGA IP参数 4.1.3. RAM: 2-PORT Intel® FPGA IP参数 4.1.4. RAM: 4-PORT Intel® FPGA IP参数 4.1.5. ROM: 1-PORT Intel® FPGA IP参数 4.1.6. ROM: 2-PORT Intel® FPGA IP参数 4.1.7. 手动更改参数设置 4.1.8. RAM和ROM接口信号
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM 英特尔Agilex® FPGA IP x
4.2.1. eSRAM 英特尔Agilex® FPGA IP的发布信息 4.2.2. eSRAM系统特性 4.2.3. eSRAM 英特尔Agilex® FPGA IP参数 4.2.4. eSRAM 英特尔Agilex® FPGA IP接口信号 4.2.5. eSRAM时序图
4.2.2. eSRAM系统特性 x
4.2.2.1. eSRAM规格
4.3. FIFO Intel® FPGA IP x
4.3.1. FIFO Intel® FPGA IP的发布信息 4.3.2. 配置方法 4.3.3. 规范 4.3.4. FIFO功能时序要求 4.3.5. SCFIFO ALMOST_EMPTY功能时序 4.3.6. FIFO输出状态标志和延迟 4.3.7. FIFO亚稳性保护及相关选项 4.3.8. FIFO同步清零和异步清零效果 4.3.9. SCFIFO和DCFIFO Show-Ahead模式 4.3.10. 不同的输入和输出宽度 4.3.11. DCFIFO时序约束设置 4.3.12. 手动例化的编码实例 4.3.13. 设计实例 4.3.14. 时钟域交叉处的格雷码（Gray-Code）计数器传输 4.3.15. 嵌入式存储器ECC功能指南 4.3.16. FIFO Intel® FPGA IP参数 4.3.17. 复位方案(reset scheme)
4.3.3. 规范 x
4.3.3.1. Verilog HDL原型开发（Verilog HDL Prototype） 4.3.3.2. VHDL组件声明 4.3.3.3. VHDL LIBRARY-USE声明 4.3.3.4. FIFO信号 4.3.3.5. FIFO参数设置
4.3.8. FIFO同步清零和异步清零效果 x
4.3.8.1. 编译DCFIFO时恢复和移除时序违规告警
4.3.11. DCFIFO时序约束设置 x
4.3.11.1. 嵌入式时序约束 4.3.11.2. 用户可配置的时序约束
4.3.11.2. 用户可配置的时序约束 x
4.3.11.2.1. SDC命令
4.4. 移位寄存器（基于RAM） Intel® FPGA IP x
4.4.1. 移位寄存器（基于RAM）的发布信息 Intel® FPGA IP 4.4.2. Shift Register（基于RAM） Intel® FPGA IP功能特征 4.4.3. Shift Register (基于RAM) Intel® FPGA IP常规描述 4.4.4. Shift Register (基于RAM) Intel® FPGA IP参数设置 4.4.5. 移位寄存器端口和参数设置
1. 英特尔Agilex® 7嵌入式存储器概述
2. 英特尔Agilex® 7嵌入式存储器架构和特性
3. 英特尔Agilex® 7嵌入式存储器设计考量
4. 英特尔Agilex® 7嵌入式存储器IP参考
5. 英特尔Agilex® 7嵌入式存储器调试
6. 英特尔Agilex® 7嵌入式存储器用户指南存档
7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史

4.1.6. ROM: 2-PORT Intel® FPGA IP参数

此表列出了ROM: 2-PORT Intel® FPGA IP的参数。
表 28.  ROM: 2-PORT Intel® FPGA IP参数设置
参数 合法值 描述
Parameter Settings: Widths/Blk Type
How do you want to specify the memory size?（如何指定存储器大小）
  • As a number of words
  • As a number of bits
确定以字为单位还是以比特为单位来指定存储器容量。
How many words of memory?（多少字的存储器） 32, 64, 128, 256, 512, 1024, 2048, 4096, 8192, 16384, 32768或65536 指定字的数量。
Use different data widths on different ports On/Off 指定是否在不同的端口上使用不同的数据宽度。
How wide should the ‘q_a’ output bus be? — 指定‘q_a’和‘q_b’输出端口的宽度。
How wide should the ‘q_b’ output bus be?
RAM block type Auto, M20K 指定存储器模块类型。可选择的存储器模块类型取决于您的目标器件。
Set the maximum block depth to:
  • Auto: Auto, 512, 1024, or 2048
  • M20K: Auto, 512, 1024或2048
以字为单位指定模块最大深度。只有选择了Auto作为存储器模块类型，此选项才会使能。
Parameter Settings: Clks/Rd
Which clocking method would you like to use?（想要使用的钟控方法）
  • Single
  • Dual clock: use separate ‘input’ and ‘output’ clocks
  • Customize clocks for A and B ports

指定要使用的钟控方法(clocking method)。

  • Single—一个单一时钟和一个时钟使能控制存储器模块的所有寄存器。
  • Dual clock: use separate ‘input’ and ‘output’ clocks—输入时钟控制地址寄存器，输出时钟控制数据输出（data-out）寄存器。 ROM模式下没有写使能、字节使能或数据输入（data-in）寄存器。
  • Customize clocks for A and B ports—Clock A控制端口A一侧上的全部寄存器；clock B控制端口B一侧上的全部寄存器。每个端口也分别对端口A以及端口B支持独立时钟使能。
Create a ‘rden_a’ and ‘rden_b’ read enable signals On/Off 指定是否创建读使能信号。
Parameter Settings: Regs/Clkens/Aclrs
Which ports should be registered?

Read output ports

 On/Off 指定是否寄存读输出端口。
更多选项 Registered Q Output Ports
  • ‘q_a’ port
  • ‘q_b’ port
 On/Off 如果想要寄存的‘q_a’和‘q_b’端口受异步清零信号的影响，那么开启此参数。
  • q_a port—指定是否寄存‘q_b’输出端口。
  • q_b port—指定是否寄存‘q_b’ 输出端口。
Use clock enable for port A input registers On/Off 指定是否对端口A输入寄存器使用时钟使能。
Use clock enable for port A output registers On/Off 指定是否对端口A输出寄存器使用时钟使能。
Use clock enable for port B input registers On/Off 指定是否对端口B输入寄存器使用时钟使能。
Use clock enable for port B output registers On/Off 指定是否对端口B输出寄存器使用时钟使能。
Aclr Options
  • ‘q_a’ port
  • ‘q_b’ port
 On/Off 指定寄存的端口是否应该被异步清零端口进行清零。
Sclr Options
  • ‘q_a’ port
  • ‘q_b’ port
 On/Off 指定寄存的端口是否应该被同步清零端口进行清零。
Parameter Settings: Mem Init
Do you want to specify the initial content of the memory?（是否需要指定存储器的初始内容）
  • No, leave it blank
  • Yes, use this file for the memory content data

指定存储器的初始化内容。

ROM模式中，必须指定一个存储器初始化文件（.mif）或十六进制（英特尔格式）文件（.hex）。Yes, use this file for the memory content data选项默认情况下是开启的。
The initial content file should conform to which port’s dimensions?
  • PORT_A
  • PORT_B
指定初始内容文件是否符合端口A或端口B。
Parameter Settings: Performance Optimization
Enable Force-to-Zero On/Off 解除置位读使能信号时指定是否将输出设成零。

当所选的存储器深度大于一个存储器模块时，使能此功能将有助于提高胶合逻辑性能。
Which timing/power optimization option do you want to use?（想要使用的时序/功率优化选项）
  • Auto
  • High Speed
  • Low Power
指定要使用的时序/功耗优化选项。仅当您在 英特尔Agilex® 7器件上选择M20K存储器类型时，该选项才可用。
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