英特尔Agilex® 7嵌入式存储器用户指南

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ID 683241
日期 4/10/2023
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文档目录
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1. 英特尔Agilex® 7嵌入式存储器概述 2. 英特尔Agilex® 7嵌入式存储器架构和特性 3. 英特尔Agilex® 7嵌入式存储器设计考量 4. 英特尔Agilex® 7嵌入式存储器IP参考 5. 英特尔Agilex® 7嵌入式存储器调试 6. 英特尔Agilex® 7嵌入式存储器用户指南存档 7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史
1. 英特尔Agilex® 7嵌入式存储器概述 x
1.1. 英特尔Agilex® 7嵌入式存储器特性
2. 英特尔Agilex® 7嵌入式存储器架构和特性 x
2.1. 英特尔Agilex® 7 M系列M20K模块中的Fabric Network-On-Chip（NoC） 2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) 2.3. 地址时钟使能支持 2.4. 异步清零和同步清零 2.5. 存储模块错误纠正编码(ECC)支持 2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 2.7. 英特尔Agilex® 7嵌入式存储器配置 2.8. Force-to-Zero（强制归零） 2.9. Coherent（一致性）读存储器 2.10. 冻结逻辑(Freeze logic) 2.11. 真双端口双时钟仿真器 2.12. 读和写地址寄存器的初始值 2.13. M20K模块中的时序/功耗优化功能 2.14. 英特尔Agilex® 7支持的嵌入式存储器IP
2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) x
2.2.1. 字节使能控制 2.2.2. 数据字节输出 2.2.3. 字节使能行为
2.5. 存储模块错误纠正编码(ECC)支持 x
2.5.1. 奇偶校验位 2.5.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.5.3. ECC Read-During-Write行为 2.5.4. 纠错码真值表
2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 x
2.6.1. 单一时钟模式（Single Clock Mode） 2.6.2. 读/写时钟模式(Read/Write Clock Mode) 2.6.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.6.4. 时钟模式下的异步/同步清零 2.6.5. 同步读/写中的输出读数据 2.6.6. 时钟模式下的独立时钟使能
2.7. 英特尔Agilex® 7嵌入式存储器配置 x
2.7.1. 混合宽度端口配置
2.9. Coherent（一致性）读存储器 x
2.9.1. 转发逻辑(Forwarding Logic)
3. 英特尔Agilex® 7嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 考虑并发读取行为 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入 3.7. 避免同时更改时钟信号和其他控制信号 3.8. 英特尔 Quartus Prime软件中针对存储器的高级设置 3.9. 考虑存储器深度设置 3.10. M20K嵌入式存储器块输入时钟质量要求
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. 英特尔Agilex® 7嵌入式存储器IP参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 4.2. eSRAM 英特尔Agilex® FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. 移位寄存器（基于RAM） Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 x
4.1.1. RAM和ROM Intel® FPGA IP的发布信息 4.1.2. RAM: 1-PORT Intel® FPGA IP参数 4.1.3. RAM: 2-PORT Intel® FPGA IP参数 4.1.4. RAM: 4-PORT Intel® FPGA IP参数 4.1.5. ROM: 1-PORT Intel® FPGA IP参数 4.1.6. ROM: 2-PORT Intel® FPGA IP参数 4.1.7. 手动更改参数设置 4.1.8. RAM和ROM接口信号
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM 英特尔Agilex® FPGA IP x
4.2.1. eSRAM 英特尔Agilex® FPGA IP的发布信息 4.2.2. eSRAM系统特性 4.2.3. eSRAM 英特尔Agilex® FPGA IP参数 4.2.4. eSRAM 英特尔Agilex® FPGA IP接口信号 4.2.5. eSRAM时序图
4.2.2. eSRAM系统特性 x
4.2.2.1. eSRAM规格
4.3. FIFO Intel® FPGA IP x
4.3.1. FIFO Intel® FPGA IP的发布信息 4.3.2. 配置方法 4.3.3. 规范 4.3.4. FIFO功能时序要求 4.3.5. SCFIFO ALMOST_EMPTY功能时序 4.3.6. FIFO输出状态标志和延迟 4.3.7. FIFO亚稳性保护及相关选项 4.3.8. FIFO同步清零和异步清零效果 4.3.9. SCFIFO和DCFIFO Show-Ahead模式 4.3.10. 不同的输入和输出宽度 4.3.11. DCFIFO时序约束设置 4.3.12. 手动例化的编码实例 4.3.13. 设计实例 4.3.14. 时钟域交叉处的格雷码（Gray-Code）计数器传输 4.3.15. 嵌入式存储器ECC功能指南 4.3.16. FIFO Intel® FPGA IP参数 4.3.17. 复位方案(reset scheme)
4.3.3. 规范 x
4.3.3.1. Verilog HDL原型开发（Verilog HDL Prototype） 4.3.3.2. VHDL组件声明 4.3.3.3. VHDL LIBRARY-USE声明 4.3.3.4. FIFO信号 4.3.3.5. FIFO参数设置
4.3.8. FIFO同步清零和异步清零效果 x
4.3.8.1. 编译DCFIFO时恢复和移除时序违规告警
4.3.11. DCFIFO时序约束设置 x
4.3.11.1. 嵌入式时序约束 4.3.11.2. 用户可配置的时序约束
4.3.11.2. 用户可配置的时序约束 x
4.3.11.2.1. SDC命令
4.4. 移位寄存器（基于RAM） Intel® FPGA IP x
4.4.1. 移位寄存器（基于RAM）的发布信息 Intel® FPGA IP 4.4.2. Shift Register（基于RAM） Intel® FPGA IP功能特征 4.4.3. Shift Register (基于RAM) Intel® FPGA IP常规描述 4.4.4. Shift Register (基于RAM) Intel® FPGA IP参数设置 4.4.5. 移位寄存器端口和参数设置
1. 英特尔Agilex® 7嵌入式存储器概述
2. 英特尔Agilex® 7嵌入式存储器架构和特性
3. 英特尔Agilex® 7嵌入式存储器设计考量
4. 英特尔Agilex® 7嵌入式存储器IP参考
5. 英特尔Agilex® 7嵌入式存储器调试
6. 英特尔Agilex® 7嵌入式存储器用户指南存档
7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史

4.1.3. RAM: 2-PORT Intel® FPGA IP参数

此表列出了RAM: 2-PORT Intel® FPGA IP的参数。
表 25.  RAM: 2-PORT Intel® FPGA IP参数设置
参数 合法值 描述
Parameter Settings: General（参数设置：通用）
How will you be using the dual port RAM?（您将如何使用双端口RAM）

操作模式：

  • With one read port and one write port
  • With two read/write ports
指定如何使用双端口RAM。
How do you want to specify the memory size?（您要如何指定存储器大小）

类型：

  • As a number of words
  • As a number of bits
确定以字为单位还是以比特为单位来指定存储器大小。
Parameter Settings: Widths/Blk Type（参数设置：宽度/块类型）
How many words of memory? — 指定字的数量。
Use different data widths on different ports On/Off 指定是否在不同的端口上使用不同的数据宽度。
选择With one read port and one write port或With two read/write ports时，以下选项可用：
  • How wide should the ‘q_a’ output bus be?
  • How wide should the ‘data_a’ input bus be?
  • How wide should the ‘q_b’ output bus be?
 — 指定输入和输出端口的宽度。
Ram block type
  • Auto
  • MLAB
  • M20K
  • LCs
指定存储器模块类型。可选择的存储器模块类型取决于您的目标器件。
Set the maximum block depth to
  • Auto: Auto, 32, 64, 128, 256, 512, 1024, 2048, 4096, 8192, or 16384
  • MLAB: Auto or 32
  • M20K: Auto, 512, 1024, or 2048
  • LCs: Auto
以字为单位指定模块最大深度。
How should the memory be implemented?
  • Use default logic cell style
指定逻辑单元实现方法。
  • 如果您喜欢更小更快的存储器容量，请选择Use default logic cell style。
Parameter Settings: Clks/Rd, Byte En（参数设置：时钟/读取，字节使能）
Which clocking method do you want to use?
  • Single
  • Dual clock: use separate ‘read’ and ‘write’ clocks
  • Dual clock: use separate ‘input’ and ‘output’ clocks
  • Customize clocks for A and B ports
指定要使用的钟控方法。
  • Single—单时钟和一个时钟使能控制存储器块的所有寄存器。
  • Dual clock: use separate ‘read’ and ‘write’ clock—一个写时钟控制data-input、write-address和 write-enable寄存器，而读时钟控制data-output、read-address和read-enable寄存器。
  • Dual Clock: use separate ‘input’ and ‘output’ clocks—输入时钟控制嵌入式存储器块数据输入相关的所有寄存器，包括数据，地址，字节使能，读使能和写使能。输出时钟控制数据输出寄存器。
  • Customize clocks for A and B ports—要使用该选项，还必须使能Emulate TDP dual clock mode选项。
When you select With two read/write ports and Customize clocks for A and B ports clocking method, the following option is available:

Emulate TDP dual clock mode

 On/Off 指定是否仿真TDP双时钟模式。到Port A的时钟连接必须是慢时钟，而连接到Port B的时钟必须是快时钟。
When you select With one read port and one write port, the following option is available:

Create a ‘rden’ read enable signal

 On/Off 指定是否对端口B创建一个读使能信号。
When you select With two read/write ports, the following option is available:

Create a ‘rden_a’ and ‘rden_b’ read enable signals

 指定是否对端口A和B创建一个读使能信号。
Create byte enable for port A On/Off 指定是否对端口A和B创建一个字节使能。如果想通过屏蔽输入数据而只写入数据的特定字节，半字节或比特，则开启此选项。

仅在选择了With two read/write ports选项时，针对端口B创建字节使能的选项可用。

Create byte enable for port B On/Off

What is the width of a byte for byte enables?
  • MLAB: 5 or 10
  • M20K: 8, 9, or 10
指定字节使能的一个字节的宽度。

此选项只有在选择了Create byte enable for port A和/或Create byte enable for port B时才可用。

Enable Error Correction Check (ECC) On/Off 指定是否使能ECC功能，此功能纠正单比特错误(single bit errors)，双邻比特错误(double adjacent bit rrors)，和存储器输出上的三邻比特错误(triple adjacent bit errors)。
Enable ECC Pipeline Registers On/Off 指定是否在输出解码器之前使能ECC Pipeline Registers以达到与non-ECC模式相同的性能，但要以一个周期的延迟为代价。
Enable ECC Encoder Bypass On/Off 指定是否使能ECC编码器旁路功能，该功能使您能够通过eccencparity端口选择性地将奇偶校验位插入到存储器中。
Enable Coherent Read On/Off 指定是否使能一致性读取(coherent read)功能，此功能使您能够读出当前存储器内容，并对此内容执行操作，并在相同周期内写回到同一位置。
Parameter Settings: Regs/Clkens/Aclrs/Sclrs（参数设置：寄存器/时钟使能/异步清零/同步清零）
Which ports should be registered?

When you select With one read port and one write port, the following options are available:

  • All write input ports
  • raddress port
  • q_b port

When you select With two read/write ports, the following options are available:

  • All write input ports
  • raddress port
  • q_a port
  • q_b port
 On/Off 指定是否寄存读或写输入和输出端口。

Clock Enables

When you select With one read port and one write port, the following option is available:

  • Use different clock enables for registers
  • Use clock enable for write input registers
  • Use clock enable for read input registers
  • Use clock enable for output registers

When you select With two read /write ports, the following options are available:

  • Use different clock enables for registers
  • Use clock enable for port A input registers
  • Use clock enable for port A output registers
  • Use clock enable for port B input registers
  • Use clock enable for port B output registers
 On/Off 指定是否为读和写寄存器创建时钟使能。

Addressstalls

When you select With one read port and one write port, the following option is available:

  • Create a ‘wr_addressstall’ input port.
  • Create a ‘rd_addressstall’ input port.

When you select With two read /write ports, the following option is available:

  • Create an addressstall_a input port
  • Create an addressstall_b input port
 On/Off 指定是否对地址寄存器创建时钟使能。您可以创建这些端口以用作地址寄存器的额外的低电平有效使能输入。

Aclr Options

When you select With one read port and one write port, the following option is available:

  • rdaddress port
  • q_b port

When you select With two read /write ports, the following options are available:

  • q_a port
  • q_b port
 On/Off

指定是否为已寄存的端口创建异步清零端口。指定aclr端口是否清零‘rdaddress‘, ‘q_a’和‘q_b’ 端口。

Sclr Options

When you select With one read port and one write port, the following option is available:

  • rdaddress port
  • q_b port

When you select With two read/write ports, the following options are available:

  • q_a port
  • q_b port
 On/Off 指定是否对寄存的端口创建一个同步清零端口。指定‘rdaddress’、‘q_a’和‘q_b’端口是否被sclr端口清零。
Parameter Settings: Mixed Port Read-During-Write（仅当您选择With one read port and one write ports时，该选项卡才可用）

How should the q_a and q_b outputs behave when reading a memory location that is being written from the other port?
  • New Data
  • Old Data
  • Don't Care

指定read-during-write发生时的输出行为。

  • New Data—在写入新数据的周期中，上升沿上是可用的新数据。
  • Old Data— RAM输出反映了进行写操作前此地址上的旧数据。
  • Don't Care—此选项的作用会根据您选择的存储器模块不同类型而有所不同：
    • 存储器模块类型设置为：Auto, M20K或任何其他模块RAM时，RAM在没有分析时序路径的情况下，对read-during-write操作输出‘don't care’或者“unknown”值。
    • 当存储器模块类型设置成MLAB （针对LUTRAM）时，RAM对read-during-write操作输出‘don't care’或者‘unknown’值，但会分析时序路径以防止亚稳态。
Parameter Settings: Same Port Read-During-Write (仅当您选择With two read/write ports时，该选项卡才可用)
What should the ‘q_a’ output be when reading from a memory location being written to?
  • New Data
  • Old Data

指定read-during-write发生时的输出行为。

  • New Data—在写入新数据的周期中，上升沿上是可用的新数据。
  • Old Data—RAM输出反映了进行写操作前此地址上的旧数据。
What should the ‘q_b’ output be when reading from a memory location being written to?
Get x’s for write masked bytes instead of old data when byte enable is used On/Off 开启此选项以在屏蔽字节上获得‘X’。
Parameter Settings: Mem Init（参数设置：存储器初始化）
Do you want to specify the initial content of the memory?
  • No, leave it blank
  • Yes, use this file for the memory content data

指定存储器的初始化内容。

将存储器初始化到零，选择No, leave it blank.

如要使用存储器初始化文件(.mif)或者十六进制 (Intel-format)文件(.hex)，则选择Yes, use this file for the memory content data。

Initialize memory content data to XX..X on power-up in simulation On/Off —
The initial content file should conform to which port's dimensions?
  • PORT_A
  • PORT_B
如果您选择对存储器内容数据使用初始化内容文件，那么选择此文件应该符合的端口。
Implement clock-enable circuitry for use in a partial reconfiguration region On/Off

指定是否实现时钟使能电路以用于部分重配置区域。实现时钟使能电路以用于部分重配置区域
Parameter Settings: Performance Optimization（参数设置：性能优化）
Enable Force to Zero On/Off 指定在解除置位读使能信号时是否将输出设置成零。

当所选的存储器深度大于一个存储器模块时，使能此功能将有助于提高胶合逻辑性能。
Which timing/power optimization option do you want to use?
  • Auto
  • High Speed
  • Low Power
指定要使用的时序或功耗优化选项。仅当您在 英特尔Agilex® 7器件上选择M20K存储器类型时，该选项才可用。
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