英特尔Agilex® 7嵌入式存储器用户指南

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ID 683241
日期 4/10/2023
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1. 英特尔Agilex® 7嵌入式存储器概述 2. 英特尔Agilex® 7嵌入式存储器架构和特性 3. 英特尔Agilex® 7嵌入式存储器设计考量 4. 英特尔Agilex® 7嵌入式存储器IP参考 5. 英特尔Agilex® 7嵌入式存储器调试 6. 英特尔Agilex® 7嵌入式存储器用户指南存档 7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史
1. 英特尔Agilex® 7嵌入式存储器概述 x
1.1. 英特尔Agilex® 7嵌入式存储器特性
2. 英特尔Agilex® 7嵌入式存储器架构和特性 x
2.1. 英特尔Agilex® 7 M系列M20K模块中的Fabric Network-On-Chip（NoC） 2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) 2.3. 地址时钟使能支持 2.4. 异步清零和同步清零 2.5. 存储模块错误纠正编码(ECC)支持 2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 2.7. 英特尔Agilex® 7嵌入式存储器配置 2.8. Force-to-Zero（强制归零） 2.9. Coherent（一致性）读存储器 2.10. 冻结逻辑(Freeze logic) 2.11. 真双端口双时钟仿真器 2.12. 读和写地址寄存器的初始值 2.13. M20K模块中的时序/功耗优化功能 2.14. 英特尔Agilex® 7支持的嵌入式存储器IP
2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) x
2.2.1. 字节使能控制 2.2.2. 数据字节输出 2.2.3. 字节使能行为
2.5. 存储模块错误纠正编码(ECC)支持 x
2.5.1. 奇偶校验位 2.5.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.5.3. ECC Read-During-Write行为 2.5.4. 纠错码真值表
2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 x
2.6.1. 单一时钟模式（Single Clock Mode） 2.6.2. 读/写时钟模式(Read/Write Clock Mode) 2.6.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.6.4. 时钟模式下的异步/同步清零 2.6.5. 同步读/写中的输出读数据 2.6.6. 时钟模式下的独立时钟使能
2.7. 英特尔Agilex® 7嵌入式存储器配置 x
2.7.1. 混合宽度端口配置
2.9. Coherent（一致性）读存储器 x
2.9.1. 转发逻辑(Forwarding Logic)
3. 英特尔Agilex® 7嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 考虑并发读取行为 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入 3.7. 避免同时更改时钟信号和其他控制信号 3.8. 英特尔 Quartus Prime软件中针对存储器的高级设置 3.9. 考虑存储器深度设置 3.10. M20K嵌入式存储器块输入时钟质量要求
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. 英特尔Agilex® 7嵌入式存储器IP参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 4.2. eSRAM 英特尔Agilex® FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. 移位寄存器（基于RAM） Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 x
4.1.1. RAM和ROM Intel® FPGA IP的发布信息 4.1.2. RAM: 1-PORT Intel® FPGA IP参数 4.1.3. RAM: 2-PORT Intel® FPGA IP参数 4.1.4. RAM: 4-PORT Intel® FPGA IP参数 4.1.5. ROM: 1-PORT Intel® FPGA IP参数 4.1.6. ROM: 2-PORT Intel® FPGA IP参数 4.1.7. 手动更改参数设置 4.1.8. RAM和ROM接口信号
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM 英特尔Agilex® FPGA IP x
4.2.1. eSRAM 英特尔Agilex® FPGA IP的发布信息 4.2.2. eSRAM系统特性 4.2.3. eSRAM 英特尔Agilex® FPGA IP参数 4.2.4. eSRAM 英特尔Agilex® FPGA IP接口信号 4.2.5. eSRAM时序图
4.2.2. eSRAM系统特性 x
4.2.2.1. eSRAM规格
4.3. FIFO Intel® FPGA IP x
4.3.1. FIFO Intel® FPGA IP的发布信息 4.3.2. 配置方法 4.3.3. 规范 4.3.4. FIFO功能时序要求 4.3.5. SCFIFO ALMOST_EMPTY功能时序 4.3.6. FIFO输出状态标志和延迟 4.3.7. FIFO亚稳性保护及相关选项 4.3.8. FIFO同步清零和异步清零效果 4.3.9. SCFIFO和DCFIFO Show-Ahead模式 4.3.10. 不同的输入和输出宽度 4.3.11. DCFIFO时序约束设置 4.3.12. 手动例化的编码实例 4.3.13. 设计实例 4.3.14. 时钟域交叉处的格雷码（Gray-Code）计数器传输 4.3.15. 嵌入式存储器ECC功能指南 4.3.16. FIFO Intel® FPGA IP参数 4.3.17. 复位方案(reset scheme)
4.3.3. 规范 x
4.3.3.1. Verilog HDL原型开发（Verilog HDL Prototype） 4.3.3.2. VHDL组件声明 4.3.3.3. VHDL LIBRARY-USE声明 4.3.3.4. FIFO信号 4.3.3.5. FIFO参数设置
4.3.8. FIFO同步清零和异步清零效果 x
4.3.8.1. 编译DCFIFO时恢复和移除时序违规告警
4.3.11. DCFIFO时序约束设置 x
4.3.11.1. 嵌入式时序约束 4.3.11.2. 用户可配置的时序约束
4.3.11.2. 用户可配置的时序约束 x
4.3.11.2.1. SDC命令
4.4. 移位寄存器（基于RAM） Intel® FPGA IP x
4.4.1. 移位寄存器（基于RAM）的发布信息 Intel® FPGA IP 4.4.2. Shift Register（基于RAM） Intel® FPGA IP功能特征 4.4.3. Shift Register (基于RAM) Intel® FPGA IP常规描述 4.4.4. Shift Register (基于RAM) Intel® FPGA IP参数设置 4.4.5. 移位寄存器端口和参数设置
1. 英特尔Agilex® 7嵌入式存储器概述
2. 英特尔Agilex® 7嵌入式存储器架构和特性
3. 英特尔Agilex® 7嵌入式存储器设计考量
4. 英特尔Agilex® 7嵌入式存储器IP参考
5. 英特尔Agilex® 7嵌入式存储器调试
6. 英特尔Agilex® 7嵌入式存储器用户指南存档
7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史

4.1.4. RAM: 4-PORT Intel® FPGA IP参数

此表列出了RAM: 4-PORT Intel® FPGA IP的参数。
表 26.  RAM: 4-PORT Intel® FPGA IP参数设置
参数 合法值 说明
Parameter Settings: Widths/Blk Type（参数设置：宽度/块类型）
How many words of memory?（多少字的存储器） — 指定比特字的数量。
How wide should the ‘q_a’ and ‘q_b’ output bus be? (‘q_a’和‘q_b’输出总线应有的宽度) — 指定输入和输出端口的宽度。
RAM block type
  • Auto
  • M20K
指定存储器模块类型。可选择的存储器模块类型取决于您的目标器件。
Set the maximum block depth to(最大模块深度设置为)
  • Auto: Auto, 512, 1024或2048
  • M20K: Auto, 512, 1024或2048
以字为单位指定最大模块深度。
Parameter Settings: Clks/Rd, Byte En（参数设置：时钟/读取，字节使能）
Which clocking method do you want to use?（要使用的钟控方法） Single 指定要使用的钟控方法。

Single—single clock和clock enable控制存储器模块的所有寄存器。

Create ‘rden_a’ and ‘rden_b’ read enable signals

 — 指定是否对端口A和B创建一个读使能信号。
Byte Enable Ports
  • Create byte enable for port A
  • Create byte enable for port B
 On/Off 指定是否为端口A和端口B创建字节使能。如果要屏蔽输入数据以便仅写入特定的字节，半字节或数据位，则请开启这些选项。

What is the width of a byte for byte enables?（字节使能的一个字节宽度是多少）

 M20K: 5, 8, 9或10

指定字节使能端口的字节宽度。数据输入端口的宽度必须能够被字节大小整除。
Parameter Settings: Regs/Clkens/Aclrs
Which ports should be registered?
Input registers:
  • All write input ports
  • raddress port
Output registers:
  • q_a port
  • q_b port
 On/Off 指定是否寄存读或写输入和输出端口。
Use clock enable for input and output registers On/Off 指定是否开启对输入和输出寄存器创建一个时钟使能信号的选项。
Create an ‘aclr’ asynchronous clear for the input ports or output ports.
Read Input Aclrs:
  • ‘rdaddress‘ for port A
  • ‘rdaddress‘ for port B
Output Aclrs:
  • q_a port
  • q_b port
 On/Off 指定是否对输入端口或者输出端口创建一个异步清零端口。
读输入端口：
  • ‘rdaddress‘ for port A—指定端口A的rdaddress是否被aclr端口清零。
  • ‘rdaddress‘ for port B—指定端口B的rdaddress是否被aclr端口清零。
Output Aclrs:
  • q_a port—指定q_a端口是否被aclr端口清零。
  • q_b port—指定q_b端口是否被aclr端口清零。
Create an ‘sclr’ synchronous clear for the output ports.
Output Sclrs:
  • q_a port
  • q_b port
 On/Off 指定是否对输出端口创建一个同步清零端口。
Output Sclrs:
  • q_a port—指定q_a端口是否被sclr端口清零。
  • q_b port—指定q_b端口是否被sclr端口清零。
Parameter Settings: Output 1
How should the q_a and q_b outputs behave when reading a memory location that is being written from the other port?

The output of port A will be ‘NEW’ while the output of port B will be ‘OLD’

指定read-during-write发生时的输出行为。
Parameter Settings: Output 2
What should the ‘q_a’ output be when reading from a memory location being written to? Don't Care

指定read-during-write发生时的输出行为。
What should the ‘q_b’ output be when reading from a memory location being written to?
Parameter Settings: Mem Init
Do you want to specify the initial content of the memory?

类型

  • No, leave it blank
  • Yes, use this file for the memory content data

指定存储器的初始化内容。

将存储器初始化到零，选择No, leave it blank。

要使用存储器初始化文件（.mif) 或十六进制（英特尔-格式）文件（.hex），请选择Yes, use this file for the memory content data。

Initialize memory content data to XX..X on power-up simulation（在仿真中上电时将存储器内容数据初始化为XX..X） On/Off —
The initial content file should conform to which port's dimensions?
  • PORT_A
  • PORT_B
如果您选择使用存储器内容数据的初始内容文件，请选择此文件应该符合的端口。
Implement clock-enable circuitry for use in a partial reconfiguration region（实现用于部分重配置区域的时钟使能电路） On/Off

指定是否实现用于部分重配置区域中的时钟使能电路。
Parameter Settings: Performance Optimization
Enable Force-to-Zero On/Off 解除置位读使能信号时指定是否将输出设置成零。

当所选的存储器深度大于一个存储器模块时，使能此功能将有助于提高胶合逻辑性能。
Which timing/power optimization option do you want to use?
  • Auto
  • High Speed
  • Low Power
指定要使用的时序/功耗优化选项。仅当您在 英特尔Agilex® 7器件上选择M20K存储器类型时，该选项才可用。
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