英特尔Agilex® 7嵌入式存储器用户指南

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ID 683241
日期 4/10/2023
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1. 英特尔Agilex® 7嵌入式存储器概述 2. 英特尔Agilex® 7嵌入式存储器架构和特性 3. 英特尔Agilex® 7嵌入式存储器设计考量 4. 英特尔Agilex® 7嵌入式存储器IP参考 5. 英特尔Agilex® 7嵌入式存储器调试 6. 英特尔Agilex® 7嵌入式存储器用户指南存档 7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史
1. 英特尔Agilex® 7嵌入式存储器概述 x
1.1. 英特尔Agilex® 7嵌入式存储器特性
2. 英特尔Agilex® 7嵌入式存储器架构和特性 x
2.1. 英特尔Agilex® 7 M系列M20K模块中的Fabric Network-On-Chip（NoC） 2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) 2.3. 地址时钟使能支持 2.4. 异步清零和同步清零 2.5. 存储模块错误纠正编码(ECC)支持 2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 2.7. 英特尔Agilex® 7嵌入式存储器配置 2.8. Force-to-Zero（强制归零） 2.9. Coherent（一致性）读存储器 2.10. 冻结逻辑(Freeze logic) 2.11. 真双端口双时钟仿真器 2.12. 读和写地址寄存器的初始值 2.13. M20K模块中的时序/功耗优化功能 2.14. 英特尔Agilex® 7支持的嵌入式存储器IP
2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) x
2.2.1. 字节使能控制 2.2.2. 数据字节输出 2.2.3. 字节使能行为
2.5. 存储模块错误纠正编码(ECC)支持 x
2.5.1. 奇偶校验位 2.5.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.5.3. ECC Read-During-Write行为 2.5.4. 纠错码真值表
2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 x
2.6.1. 单一时钟模式（Single Clock Mode） 2.6.2. 读/写时钟模式(Read/Write Clock Mode) 2.6.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.6.4. 时钟模式下的异步/同步清零 2.6.5. 同步读/写中的输出读数据 2.6.6. 时钟模式下的独立时钟使能
2.7. 英特尔Agilex® 7嵌入式存储器配置 x
2.7.1. 混合宽度端口配置
2.9. Coherent（一致性）读存储器 x
2.9.1. 转发逻辑(Forwarding Logic)
3. 英特尔Agilex® 7嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 考虑并发读取行为 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入 3.7. 避免同时更改时钟信号和其他控制信号 3.8. 英特尔 Quartus Prime软件中针对存储器的高级设置 3.9. 考虑存储器深度设置 3.10. M20K嵌入式存储器块输入时钟质量要求
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. 英特尔Agilex® 7嵌入式存储器IP参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 4.2. eSRAM 英特尔Agilex® FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. 移位寄存器（基于RAM） Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 x
4.1.1. RAM和ROM Intel® FPGA IP的发布信息 4.1.2. RAM: 1-PORT Intel® FPGA IP参数 4.1.3. RAM: 2-PORT Intel® FPGA IP参数 4.1.4. RAM: 4-PORT Intel® FPGA IP参数 4.1.5. ROM: 1-PORT Intel® FPGA IP参数 4.1.6. ROM: 2-PORT Intel® FPGA IP参数 4.1.7. 手动更改参数设置 4.1.8. RAM和ROM接口信号
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM 英特尔Agilex® FPGA IP x
4.2.1. eSRAM 英特尔Agilex® FPGA IP的发布信息 4.2.2. eSRAM系统特性 4.2.3. eSRAM 英特尔Agilex® FPGA IP参数 4.2.4. eSRAM 英特尔Agilex® FPGA IP接口信号 4.2.5. eSRAM时序图
4.2.2. eSRAM系统特性 x
4.2.2.1. eSRAM规格
4.3. FIFO Intel® FPGA IP x
4.3.1. FIFO Intel® FPGA IP的发布信息 4.3.2. 配置方法 4.3.3. 规范 4.3.4. FIFO功能时序要求 4.3.5. SCFIFO ALMOST_EMPTY功能时序 4.3.6. FIFO输出状态标志和延迟 4.3.7. FIFO亚稳性保护及相关选项 4.3.8. FIFO同步清零和异步清零效果 4.3.9. SCFIFO和DCFIFO Show-Ahead模式 4.3.10. 不同的输入和输出宽度 4.3.11. DCFIFO时序约束设置 4.3.12. 手动例化的编码实例 4.3.13. 设计实例 4.3.14. 时钟域交叉处的格雷码（Gray-Code）计数器传输 4.3.15. 嵌入式存储器ECC功能指南 4.3.16. FIFO Intel® FPGA IP参数 4.3.17. 复位方案(reset scheme)
4.3.3. 规范 x
4.3.3.1. Verilog HDL原型开发（Verilog HDL Prototype） 4.3.3.2. VHDL组件声明 4.3.3.3. VHDL LIBRARY-USE声明 4.3.3.4. FIFO信号 4.3.3.5. FIFO参数设置
4.3.8. FIFO同步清零和异步清零效果 x
4.3.8.1. 编译DCFIFO时恢复和移除时序违规告警
4.3.11. DCFIFO时序约束设置 x
4.3.11.1. 嵌入式时序约束 4.3.11.2. 用户可配置的时序约束
4.3.11.2. 用户可配置的时序约束 x
4.3.11.2.1. SDC命令
4.4. 移位寄存器（基于RAM） Intel® FPGA IP x
4.4.1. 移位寄存器（基于RAM）的发布信息 Intel® FPGA IP 4.4.2. Shift Register（基于RAM） Intel® FPGA IP功能特征 4.4.3. Shift Register (基于RAM) Intel® FPGA IP常规描述 4.4.4. Shift Register (基于RAM) Intel® FPGA IP参数设置 4.4.5. 移位寄存器端口和参数设置
1. 英特尔Agilex® 7嵌入式存储器概述
2. 英特尔Agilex® 7嵌入式存储器架构和特性
3. 英特尔Agilex® 7嵌入式存储器设计考量
4. 英特尔Agilex® 7嵌入式存储器IP参考
5. 英特尔Agilex® 7嵌入式存储器调试
6. 英特尔Agilex® 7嵌入式存储器用户指南存档
7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史

4.1.7.1. RAM和ROM参数设置

表 29.   altera_syncram的参数 手动编辑设计文件时请使用参数列表。
名称 合法值 描述
operation_mode

SINGLE_PORT

DUAL_PORT

BIDIR_DUAL_PORT

QUAD_PORT

ROM

存储器模块的操作模式。
width_a — 端口A的数据宽度。
widthad_a — 端口A的地址宽度。
numwords_a — 端口A的存储器模块中数据字的数量。
outdata_reg_a

UNREGISTERED

CLOCK1

CLOCK0

端口A的数据输出寄存器的时钟。
outdata_aclr_a

NONE

CLEAR1

CLEAR0

端口A的数据输出寄存器的异步清零。当outdata_reg_a参数设置成UNREGISTERED时，此参数指定输出锁存器(output latch)的清零参数。
address_aclr_a

NONE

CLEAR0 		对端口A的地址输入寄存器进行清零的选项。
width_byteena_a — 端口A的字节使能总线宽度。该宽度必须等于width_a除以字节大小。在没有使用字节使时，才允许使用默认值1。
width_b — 端口B的数据宽度。
widthad_b — 端口B的地址宽度。
numwords_b — 存储器模块中用于端口B的数据字的数量。
outdata_reg_b

UNREGISTERED

CLOCK1

CLOCK0

端口B的数据输出寄存器的时钟。
address_reg_b

CLOCK1

CLOCK0

端口B的地址寄存器的时钟。
outdata_aclr_b

NONE

CLEAR1

CLEAR0

端口B的数据输出寄存器的异步清零。当outdata_reg_b参数设置成UNREGISTERED时，此参数指定输出锁存器(output latch)的清零参数。
address_aclr_b

NONE

CLEAR0 		对端口B的地址输入寄存器进行清零的选项。
width_byteena_b — 端口B的字节使能总线宽度。该宽度必须等于width_b除以字节大小。仅在未使用字节使能时，才允许使用默认值1。
intended_device_family

“Agilex”

用于仿真目的的参数。
ram_block_type

AUTO

M20K

MLAB

存储器模块类型。
byte_size

5

8

9

10

字节使能模式的字节大小。
read_during_write_mode_mixed_ports

DONT_CARE

CONSTRAINT_DONT_CARE

NEW_DATA

OLD_DATA

NEW_A_OLD_B

read-during-write模式的行为。
  • 默认值是DONT_CARE。
  • 仅当LUTRAM模式下写时钟将读地址和输出数据寄存后才支持NEW_DATA的值。
  • 仅在LUTRAM模式下支持CONSTRAINED_DONT_CARE的值。
  • 只有在operation_mode参数设置成QUAD_PORT时才支持NEW_A_OLD_B的值。
init_file

*.mif

*.hex

初始化文件。
init_file_layout

PORT_A

PORT_B 		初始化文件的布局。
maximum_depth — 存储器模块切片(memory block slices)的深度。
clock_enable_input_a

NORMAL

BYPASS

端口A的输入寄存器的时钟使能。
clock_enable_output_a

NORMAL

BYPASS

端口A的输出寄存器的时钟使能。
clock_enable_input_b

NORMAL

BYPASS

端口B的输入寄存器的时钟使能。
clock_enable_output_b

NORMAL

BYPASS

端口B的输出寄存器的时钟使能。
read_during_write_mode_port_a

NEW_DATA_NO_NBE_READ

NEW_DATA_WITH_NBE_READ

OLD_DATA

DONT_CARE

端口A的read-during-write行为。
read_during_write_mode_port_b

NEW_DATA_NO_NBE_READ

NEW_DATA_WITH_NBE_READ

OLD_DATA

DONT_CARE

端口B的read-during-write行为。
enable_ecc

TRUE

FALSE

使能或禁用ECC功能。
ecc_pipeline_stage_enabled

TRUE

FALSE

  • 指定是否在输出解码器之前使能ECC Pipeline Registers以达到与non-ECC模式相同的性能，但要以一个周期的延迟为代价。
  • 如果此参数设置为TRUE，那么参数enable_ecc必须设置成TRUE。
  • 如果该参数设置为TRUE，则参数outdata_reg_b不能设置为UNREGISTERED。
  • 默认值为FALSE。
enable_ecc_encoder_bypass

TRUE

FALSE

使能或禁用ECC Encoder Bypass功能。
  • 如果此参数设置为TRUE，则参数enable_ecc必须设置为TRUE。
enable_coherent_read

TRUE

FALSE

使能或禁用一致性读取功能。
  • 默认值为FALSE。
enable_force_to_zero

TRUE

FALSE

使能或禁用Force-to-Zero取功能。
  • 默认值为FALSE。
optimization_option

AUTO

HIGH_SPEED

LOW_POWER

指定如何优化RAM模块。
  • 如果选择了AUTO，那么fitter指定RAM模块是处于High_Speed模式还是Low_Power模式。
  • 选择High_Speed或者Low_Power后， RAM模块类型必须是M20K。
二级标题