英特尔Agilex® 7嵌入式存储器用户指南

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ID 683241
日期 4/10/2023
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1. 英特尔Agilex® 7嵌入式存储器概述 2. 英特尔Agilex® 7嵌入式存储器架构和特性 3. 英特尔Agilex® 7嵌入式存储器设计考量 4. 英特尔Agilex® 7嵌入式存储器IP参考 5. 英特尔Agilex® 7嵌入式存储器调试 6. 英特尔Agilex® 7嵌入式存储器用户指南存档 7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史
1. 英特尔Agilex® 7嵌入式存储器概述 x
1.1. 英特尔Agilex® 7嵌入式存储器特性
2. 英特尔Agilex® 7嵌入式存储器架构和特性 x
2.1. 英特尔Agilex® 7 M系列M20K模块中的Fabric Network-On-Chip（NoC） 2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) 2.3. 地址时钟使能支持 2.4. 异步清零和同步清零 2.5. 存储模块错误纠正编码(ECC)支持 2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 2.7. 英特尔Agilex® 7嵌入式存储器配置 2.8. Force-to-Zero（强制归零） 2.9. Coherent（一致性）读存储器 2.10. 冻结逻辑(Freeze logic) 2.11. 真双端口双时钟仿真器 2.12. 读和写地址寄存器的初始值 2.13. M20K模块中的时序/功耗优化功能 2.14. 英特尔Agilex® 7支持的嵌入式存储器IP
2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) x
2.2.1. 字节使能控制 2.2.2. 数据字节输出 2.2.3. 字节使能行为
2.5. 存储模块错误纠正编码(ECC)支持 x
2.5.1. 奇偶校验位 2.5.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.5.3. ECC Read-During-Write行为 2.5.4. 纠错码真值表
2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 x
2.6.1. 单一时钟模式（Single Clock Mode） 2.6.2. 读/写时钟模式(Read/Write Clock Mode) 2.6.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.6.4. 时钟模式下的异步/同步清零 2.6.5. 同步读/写中的输出读数据 2.6.6. 时钟模式下的独立时钟使能
2.7. 英特尔Agilex® 7嵌入式存储器配置 x
2.7.1. 混合宽度端口配置
2.9. Coherent（一致性）读存储器 x
2.9.1. 转发逻辑(Forwarding Logic)
3. 英特尔Agilex® 7嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 考虑并发读取行为 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入 3.7. 避免同时更改时钟信号和其他控制信号 3.8. 英特尔 Quartus Prime软件中针对存储器的高级设置 3.9. 考虑存储器深度设置 3.10. M20K嵌入式存储器块输入时钟质量要求
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. 英特尔Agilex® 7嵌入式存储器IP参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 4.2. eSRAM 英特尔Agilex® FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. 移位寄存器（基于RAM） Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 x
4.1.1. RAM和ROM Intel® FPGA IP的发布信息 4.1.2. RAM: 1-PORT Intel® FPGA IP参数 4.1.3. RAM: 2-PORT Intel® FPGA IP参数 4.1.4. RAM: 4-PORT Intel® FPGA IP参数 4.1.5. ROM: 1-PORT Intel® FPGA IP参数 4.1.6. ROM: 2-PORT Intel® FPGA IP参数 4.1.7. 手动更改参数设置 4.1.8. RAM和ROM接口信号
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM 英特尔Agilex® FPGA IP x
4.2.1. eSRAM 英特尔Agilex® FPGA IP的发布信息 4.2.2. eSRAM系统特性 4.2.3. eSRAM 英特尔Agilex® FPGA IP参数 4.2.4. eSRAM 英特尔Agilex® FPGA IP接口信号 4.2.5. eSRAM时序图
4.2.2. eSRAM系统特性 x
4.2.2.1. eSRAM规格
4.3. FIFO Intel® FPGA IP x
4.3.1. FIFO Intel® FPGA IP的发布信息 4.3.2. 配置方法 4.3.3. 规范 4.3.4. FIFO功能时序要求 4.3.5. SCFIFO ALMOST_EMPTY功能时序 4.3.6. FIFO输出状态标志和延迟 4.3.7. FIFO亚稳性保护及相关选项 4.3.8. FIFO同步清零和异步清零效果 4.3.9. SCFIFO和DCFIFO Show-Ahead模式 4.3.10. 不同的输入和输出宽度 4.3.11. DCFIFO时序约束设置 4.3.12. 手动例化的编码实例 4.3.13. 设计实例 4.3.14. 时钟域交叉处的格雷码（Gray-Code）计数器传输 4.3.15. 嵌入式存储器ECC功能指南 4.3.16. FIFO Intel® FPGA IP参数 4.3.17. 复位方案(reset scheme)
4.3.3. 规范 x
4.3.3.1. Verilog HDL原型开发（Verilog HDL Prototype） 4.3.3.2. VHDL组件声明 4.3.3.3. VHDL LIBRARY-USE声明 4.3.3.4. FIFO信号 4.3.3.5. FIFO参数设置
4.3.8. FIFO同步清零和异步清零效果 x
4.3.8.1. 编译DCFIFO时恢复和移除时序违规告警
4.3.11. DCFIFO时序约束设置 x
4.3.11.1. 嵌入式时序约束 4.3.11.2. 用户可配置的时序约束
4.3.11.2. 用户可配置的时序约束 x
4.3.11.2.1. SDC命令
4.4. 移位寄存器（基于RAM） Intel® FPGA IP x
4.4.1. 移位寄存器（基于RAM）的发布信息 Intel® FPGA IP 4.4.2. Shift Register（基于RAM） Intel® FPGA IP功能特征 4.4.3. Shift Register (基于RAM) Intel® FPGA IP常规描述 4.4.4. Shift Register (基于RAM) Intel® FPGA IP参数设置 4.4.5. 移位寄存器端口和参数设置
1. 英特尔Agilex® 7嵌入式存储器概述
2. 英特尔Agilex® 7嵌入式存储器架构和特性
3. 英特尔Agilex® 7嵌入式存储器设计考量
4. 英特尔Agilex® 7嵌入式存储器IP参考
5. 英特尔Agilex® 7嵌入式存储器调试
6. 英特尔Agilex® 7嵌入式存储器用户指南存档
7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史

4.3.3.5. FIFO参数设置

表 40.  FIFO参数
参数 类型 是否需要 描述
lpm_width 整数 是 对SCFIFO功能和DCFIFO功能指定data和q端口的宽度。对于DCFIFO_MIXED_WIDTHS功能，此参数仅指定data端口的宽度。
lpm_width_r 16 整数 是 对DCFIFO_MIXED_WIDTHS功能指定q端口的宽度。
lpm_widthu 整数 是 指定SCFIFO功能usedw端口的宽度， 或者指定DCFIFO功能rdusedw和wrusedw端口的宽度。对于DCFIFO_MIXED_WIDTHS功能，它仅代表wrusedw端口的宽度。
lpm_widthu_r 16 整数 是 指定DCFIFO_MIXED_WIDTHS功能rdusedw端口的宽度。
lpm_numwords 整数 是 指定需要的FIFO深度。此值必须至少为4。

分配的值必须符合以下公式：

2^LPM_WIDTHU
lpm_showahead 字符串 是 指定FIFO处于normal模式(OFF)还是show-ahead模式(ON)。请参阅SCFIFO and DCFIFO Look-Ahead Mode部分了解相关详细信息。

如果将此参数设为ON，可能会降低性能。

lpm_type 字符串 否 标识参数化模块(LPM)实体名称库。值为SCFIFO和DCFIFO。
lpm_hint 字符串 否

这是一个旧参数（legacy parameter），用于以下设置：

  1. 最大深度。通过“MAXIMUM_DEPTH=<depth>”设置所需的最大深度。如果忽略此参数，那么英特尔 Quartus Prime软件会自动选择在SCFIFO中使用的RAM的最大深度。
  2. RAM模块类型。可通过“RAM_BLOCK_TYPE=<M20K|MLAB|AUTO>”选择RAM模块类型。默认值为AUTO。
  3. 禁用Embedded Timing Constraint。是DCFIFO必须设置的一个参数，此参数禁用FIFO Intel® FPGA IP中的旧（legacy）set_false_path。将“DISABLE_DCFIFO_EMBEDDED_TIMING_CONSTRAINT=TRUE”添加到lpm_hint， 进行DCFIFO IP内的synchronizer路径上的正确时序分析。

选项之间应用逗号连接，并用双引号引起来。例如：

lpm_hint = ”MAXIMUM_DEPTH=512, RAM_BLOCK_TYPE=M20K”

overflow_checking 字符串 否 指定是否使能保护电路进行上溢检查，该电路在FIFO Intel® FPGA IP核已满时，会禁用wrreq端口。值为ON或者OFF。如果忽略，则默认值为ON。
underflow_checking 字符串 否 指定是否使能保护电路进行下溢检查，该电路在FIFO Intel® FPGA IP核已满时，会禁用rdreq端口。值为ON或者OFF。如果忽略，则默认值为ON。

请注意，从空SCFIFO读取，会产生不可预测的结果。
enable_ecc 17 字符串 否 指定是否使能错误检查和纠正(ECC)功能，该功能可纠正单个位错误，双邻位错误以及检测存储器输出上的三邻位错误。此选项仅适用使用M20K存储器模块类型。

默认情况下，ECC为禁用。

delay_wrusedw 18

字符串 否 指定要使用各自参数从内部添加到rdusedw或者wrusedw端口的寄存器阶段数(number of register stages)。

默认值1将一个寄存器阶段添加到输出以提高其性能。增加此参数值不会增加最大系统速度。它只会对相应的输出端口增加额外的延迟。

add_usedw_msb_bit 18 字符串 否 将rdusedw和wrusedw端口的宽度增加一个位。通过增加此宽度，可防止FIFO Intel® FPGA IP核满后滚动到零。该值为ON或者OFF。如果忽略，则默认值为OFF。
rdsync_delaypipe 18

wrsync_delaypipe 18

整数 否 指定跨时钟域中的同步阶段数(number of synchronization stages)。rdsync_delaypipe参数的值将同步阶段从写控制逻辑与读控制逻辑相关联；wrsync_delaypipe参数将同步阶段从读取控制逻辑与写入控制逻辑相关联。如果时钟不同步，那么使用这些参数设置同步阶段数，并将clocks_are_synchronized参数设置为FALSE。

实际实现的同步阶段与各个不同分配的参数值相关，具体取决于目标器件。

这些参数的值从内部每次减去2。因此，这些参数的默认值3对应于单个同步阶段；值4产生两个同步阶段，依此类推。选择至少4(两个同步阶段)以进行亚稳保护。
use_eab 字符串 否 指定是否使用RAM模块构建FIFO Intel® FPGA IP核。值为ON或者OFF。

将此参数值设置为OFF会产生在ALM中实现的FIFO Intel® FPGA IP核，无论分配给ram_block_type参数的TriMatrix存储器模块类型如何。

默认情况下此参数为使能。将使用ram_block_type中指定的RAM模块实现FIFO。

write_aclr_synch 18 字符串 否 指定是否添加一个电路，使wrclk时钟从内部同步aclr端口。加入电路防止wrreq与aclr端口之间可能破坏FIFO Intel® FPGA IP core的竞争条件。

值为ON或者OFF。如果忽略，那么默认值为OFF。

read_aclr_synch 18 字符串 否 指定是否添加一个电路，使aclr端口由rdclk时钟内部同步。加入该电路可防止rdreq与aclr端口之间产生破坏FIFO Intel® FPGA IP核的竞争条件。

值为ON或者OFF。如果忽略，则默认值为OFF。

clocks_are_synchronized 18 字符串 否 指定写时钟和读时钟是否同步，另一方面又反过来决定使FIFO稳定运行需要增加的内部同步阶段数。值为TRUE和FALSE。如果省略，则默认值为FALSE。只有在写时钟和读时钟始终保持同步并且它们是彼此的倍数时，才必须将参数设置为TRUE。否则，请将其设置为FALSE以避免出现亚稳性问题。

如果时钟未同步，那么将此参数设置为FALSE，并使用rdsync_delaypipe和wrsync_delaypipe参数来确定所需的同步阶段数。

ram_block_type 字符串 否 指定要使用的目标器件的Trimatrix Memory Block。要基于设置的RAM配置获得正确的实现，通过忽略此参数使英特尔 Quartus Prime软件自动选择存储器类型并将use_eab参数设置成ON。这样使得compiler可以根据所需的FIFO深度灵活地将存储功能放置在任何可用的存储资源中。可用的RAM模块类型为：Auto (默认)，MLAB，M20K和M144K。
add_ram_output_register 字符串 否 指定是否寄存q输出。值为ON和OFF。如果忽略，则默认值为OFF。
almost_full_value 19 整数 否 设置almost_full端口的阈值。当存储在FIFO Intel® FPGA IP核中的字数大于或等于此值时，almost_full端口置位。
almost_empty_value 19 整数 否 设置almost_empty端口的阈值。当存储在FIFO Intel® FPGA IP核中的字数小于此值时，almost_empty端口置位。
allow_wrcycle_when_full 19 字符串 否 允许您将读周期和写周期组合到一个满的SCFIFO，使其保持满状态。值为ON和OFF。如果忽略，那么默认为OFF。仅当OVERFLOW_CHECKING参数设置为ON时才使用此参数。
intended_device_family 字符串 否 指定与您的英特尔 Quartus Prime工程中设置的预期器件相匹配的目标器件。此参数仅用于功能仿真。
16 仅适用于DCFIFO_MIXED_WIDTHS功能。
17 不适用于DCFIFO_MIXED_WIDTHS功能。
18 仅适用于DCFIFO功能。
19 仅应用于SCFIFO功能。
二级标题