英特尔Agilex® 7嵌入式存储器用户指南

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ID 683241
日期 4/10/2023
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1. 英特尔Agilex® 7嵌入式存储器概述 2. 英特尔Agilex® 7嵌入式存储器架构和特性 3. 英特尔Agilex® 7嵌入式存储器设计考量 4. 英特尔Agilex® 7嵌入式存储器IP参考 5. 英特尔Agilex® 7嵌入式存储器调试 6. 英特尔Agilex® 7嵌入式存储器用户指南存档 7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史
1. 英特尔Agilex® 7嵌入式存储器概述 x
1.1. 英特尔Agilex® 7嵌入式存储器特性
2. 英特尔Agilex® 7嵌入式存储器架构和特性 x
2.1. 英特尔Agilex® 7 M系列M20K模块中的Fabric Network-On-Chip（NoC） 2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) 2.3. 地址时钟使能支持 2.4. 异步清零和同步清零 2.5. 存储模块错误纠正编码(ECC)支持 2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 2.7. 英特尔Agilex® 7嵌入式存储器配置 2.8. Force-to-Zero（强制归零） 2.9. Coherent（一致性）读存储器 2.10. 冻结逻辑(Freeze logic) 2.11. 真双端口双时钟仿真器 2.12. 读和写地址寄存器的初始值 2.13. M20K模块中的时序/功耗优化功能 2.14. 英特尔Agilex® 7支持的嵌入式存储器IP
2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) x
2.2.1. 字节使能控制 2.2.2. 数据字节输出 2.2.3. 字节使能行为
2.5. 存储模块错误纠正编码(ECC)支持 x
2.5.1. 奇偶校验位 2.5.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.5.3. ECC Read-During-Write行为 2.5.4. 纠错码真值表
2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 x
2.6.1. 单一时钟模式（Single Clock Mode） 2.6.2. 读/写时钟模式(Read/Write Clock Mode) 2.6.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.6.4. 时钟模式下的异步/同步清零 2.6.5. 同步读/写中的输出读数据 2.6.6. 时钟模式下的独立时钟使能
2.7. 英特尔Agilex® 7嵌入式存储器配置 x
2.7.1. 混合宽度端口配置
2.9. Coherent（一致性）读存储器 x
2.9.1. 转发逻辑(Forwarding Logic)
3. 英特尔Agilex® 7嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 考虑并发读取行为 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入 3.7. 避免同时更改时钟信号和其他控制信号 3.8. 英特尔 Quartus Prime软件中针对存储器的高级设置 3.9. 考虑存储器深度设置 3.10. M20K嵌入式存储器块输入时钟质量要求
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. 英特尔Agilex® 7嵌入式存储器IP参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 4.2. eSRAM 英特尔Agilex® FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. 移位寄存器（基于RAM） Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 x
4.1.1. RAM和ROM Intel® FPGA IP的发布信息 4.1.2. RAM: 1-PORT Intel® FPGA IP参数 4.1.3. RAM: 2-PORT Intel® FPGA IP参数 4.1.4. RAM: 4-PORT Intel® FPGA IP参数 4.1.5. ROM: 1-PORT Intel® FPGA IP参数 4.1.6. ROM: 2-PORT Intel® FPGA IP参数 4.1.7. 手动更改参数设置 4.1.8. RAM和ROM接口信号
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM 英特尔Agilex® FPGA IP x
4.2.1. eSRAM 英特尔Agilex® FPGA IP的发布信息 4.2.2. eSRAM系统特性 4.2.3. eSRAM 英特尔Agilex® FPGA IP参数 4.2.4. eSRAM 英特尔Agilex® FPGA IP接口信号 4.2.5. eSRAM时序图
4.2.2. eSRAM系统特性 x
4.2.2.1. eSRAM规格
4.3. FIFO Intel® FPGA IP x
4.3.1. FIFO Intel® FPGA IP的发布信息 4.3.2. 配置方法 4.3.3. 规范 4.3.4. FIFO功能时序要求 4.3.5. SCFIFO ALMOST_EMPTY功能时序 4.3.6. FIFO输出状态标志和延迟 4.3.7. FIFO亚稳性保护及相关选项 4.3.8. FIFO同步清零和异步清零效果 4.3.9. SCFIFO和DCFIFO Show-Ahead模式 4.3.10. 不同的输入和输出宽度 4.3.11. DCFIFO时序约束设置 4.3.12. 手动例化的编码实例 4.3.13. 设计实例 4.3.14. 时钟域交叉处的格雷码（Gray-Code）计数器传输 4.3.15. 嵌入式存储器ECC功能指南 4.3.16. FIFO Intel® FPGA IP参数 4.3.17. 复位方案(reset scheme)
4.3.3. 规范 x
4.3.3.1. Verilog HDL原型开发（Verilog HDL Prototype） 4.3.3.2. VHDL组件声明 4.3.3.3. VHDL LIBRARY-USE声明 4.3.3.4. FIFO信号 4.3.3.5. FIFO参数设置
4.3.8. FIFO同步清零和异步清零效果 x
4.3.8.1. 编译DCFIFO时恢复和移除时序违规告警
4.3.11. DCFIFO时序约束设置 x
4.3.11.1. 嵌入式时序约束 4.3.11.2. 用户可配置的时序约束
4.3.11.2. 用户可配置的时序约束 x
4.3.11.2.1. SDC命令
4.4. 移位寄存器（基于RAM） Intel® FPGA IP x
4.4.1. 移位寄存器（基于RAM）的发布信息 Intel® FPGA IP 4.4.2. Shift Register（基于RAM） Intel® FPGA IP功能特征 4.4.3. Shift Register (基于RAM) Intel® FPGA IP常规描述 4.4.4. Shift Register (基于RAM) Intel® FPGA IP参数设置 4.4.5. 移位寄存器端口和参数设置
1. 英特尔Agilex® 7嵌入式存储器概述
2. 英特尔Agilex® 7嵌入式存储器架构和特性
3. 英特尔Agilex® 7嵌入式存储器设计考量
4. 英特尔Agilex® 7嵌入式存储器IP参考
5. 英特尔Agilex® 7嵌入式存储器调试
6. 英特尔Agilex® 7嵌入式存储器用户指南存档
7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史

7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史

文档版本 英特尔 Quartus Prime版本 修订内容
2023.04.10 23.1
  • 添加了关于支持 英特尔Agilex® 7 M系列的信息。
    • 添加了一个新表格： 英特尔Agilex® 7™ 嵌入式存储器功能特性。
    • 添加了新主题： 英特尔Agilex® 7 M系列M20K模块中的架构片上网络（NoC）。
  • 将产品系列名更新为“ 英特尔Agilex® 7”。
  • 将文档标题从 英特尔® Agilex™ 嵌入式存储器用户指南更改为 英特尔Agilex® 7嵌入式存储器用户指南。
2022.12.02 22.3 删除了英特尔Agilex嵌入式存储器功能特性中关于 英特尔® Stratix® 10的简单四端口模式的注释。
2022.11.08 22.3 在考虑上电状态和存储器初始化主题中，更新了嵌入式存储器块初始上电值表格的MLAB存储器类型的上电值。
2022.09.26 22.3
  • 添加了考虑存储器深度设置主题。
  • 更新了对Same-Port Read-During-Write Mode和Mixed-Port Read-During-Write Mode的描述。
2022.04.25 21.1 更新了真双端口双时钟仿真器主题的描述。
2021.09.20 21.1
  • 更新了如下主题：
    • 读/写时钟
    • 输入/输出时钟
  • 更新了表格：RAM: 1-PORT Intel® FPGA IP参数设置和RAM: 2-PORT Intel® FPGA IP参数设置中对Dual clock: use separate ‘input’ and ‘output’ clocks的描述。
  • 更新了Reset Scheme的描述以更清晰准确。
2021.06.11 21.1
  • 更新了 英特尔® Agilex™ 嵌入式存储器块中的字节使能，声明字节使能信号的字节宽度可能因您在嵌入式存储器IP参数编辑器中选择的存储器模块而异。
2021.03.29 21.1
  • 更新了 英特尔® Agilex™ 嵌入式存储器IP参考，在其中添加了关于从HDL代码推断存储器功能的信息。
  • 更新了以下表格：
    • Mixed Port Read-During-Write Output Behaviors
    • RAM: 2-PORT Intel® FPGA IP Parameter Settings
    • RAM: 2-PORT Intel® FPGA IP Parameter Settings
    • RAM: 4-PORT Intel® FPGA IP Parameter Settings
    • ROM: 1-PORT Intel® FPGA IP Parameter Settings
    • ROM: 2-PORT Intel® FPGA IP Parameter Settings
    • eSRAM Intel® Agilex™ FPGA IP Parameter Editor: General Tab
    • FIFO Intel® FPGA IP Parameter Settings
2021.01.08 20.4 更新了表格：Byte Enable Controls in ×40 Data Width (M20K)中的被写入数据位。
2020.12.14 20.4
  • 添加了Shift Register (RAM-based) Intel® FPGA IP 部分。
  • 将Avoid Changing Clock Signals and Other Memory Signals Simultaneously主题添加到 Intel® Agilex™ Embedded Memory Design Considerations部分。
  • 在表格： 英特尔® Agilex™ 存储器IP中添加了eSRAM 英特尔® Agilex™ FPGA IP 信息。
  • 更新了图示：Mixed-Port Read-During-Write: New_a_old_b Mode。
  • 更新了On Chip Memory RAM and ROM Intel® FPGA IP 部分。
  • 更新了表格：RAM: 1-PORT Intel® FPGA IP参数中以下参数的描述：
    • Create an ‘aclr’ asynchronous clear for the registered ports
    • Create an ‘sclr’ synchronous clear for the registered ports
  • 更新了表格： 英特尔® Agilex™ RAM和ROM Intel® FPGA IP核的接口信号中对clock0的描述。
  • 更新了eSRAM Intel® Agilex™ FPGA IP章节：
    • 更新了图示：eSRAM Channel。
    • 更新了表：eSRAM Intel® Agilex™ FPGA IP发布信息。
    • 更新了表：eSRAM Intel® Agilex™ FPGA IP 输入和输出信号中p<port_number>_data和p<port_number>_q信号的宽度。
  • 更新FIFO Intel® FPGA IP 章节：
    • 更新了表：Asynchronous Clear in DCFIFO中关于aclr（同步于读时钟）模式的脚注。
    • 更新了FIFO小节中Gray-Code Counter Transfer at the Clock Domain Crossing主题的描述。
2019.12.09 19.3
  • 更新了 eSRAM System Features部分。
  • 更新了表：eSRAM Intel® Agilex™ FPGA IP Core Parameter Editor: Port Tab：
    • 更新了对How wide should the data bus be?的描述。
    • 删除了Enable Dynamic ECC Encoder and Decoder Bypass。
  • 更新了eSRAM Intel® Agilex™ FPGA IP Interface Signals小节：
    • 更新了对p<port_number>_data和p<port_number>_q 信号的描述。
    • 删除了p<port_number>_eccdecbypass和p<port_number>_eccencbypass。
2019.11.19 19.3
  • 更新了表：Mixed Port Read-During-Write Output Behaviors：
    • 将constrained_dont_care和dont_care参数的值为Read-During-Write时的Output Data从"New data"更新为"Don't care"。
    • 添加脚注以说明输出数据是"don't care"，因为IP不能在read-during-write时确保输出数据的亚稳定性。
  • 更新了FIFO Intel® FPGA IP 部分。
2019.10.25 19.3
  • 添加了 英特尔® Agilex™ 嵌入式存储器IP核参考章节。
  • 将IP发布信息添加到：
    • RAM: 1-PORT Intel® FPGA IP version 19.2.0
    • RAM: 2-PORT Intel® FPGA IP version 19.2.0
    • RAM: 4-PORT Intel® FPGA IP version 19.2.0
    • ROM: 1-PORT Intel® FPGA IP version 19.2.0
    • ROM: 2-PORT Intel® FPGA IP version 19.2.0
    • eSRAM Intel® Agilex™ FPGA IP version 19.1.2
    • FIFO Intel® FPGA IP version 19.1
  • 添加新主题：
    • 英特尔® Agilex™ Supported Embedded Memory IP Cores
    • Timing/Power Optimization Feature in M20K Blocks
    • Avoid Providing Non-Deterministic Input
  • 更新了以下主题：
    • Intel Agilex Embedded Memory Features
    • Force-to-Zero
    • Freeze Logic
    • True Dual Port Dual Clock Emulator
    • Mixed-Port Read-During-Write Mode
  • 更新了表英特尔Agilex嵌入式存储器特性中eSRAM存储器块的功能
  • 更新了表：Supported Embedded Memory Block Configurations中eSRAM存储器模块的深度。
  • 更新了表：Output Modes for RAM in Mixed-Port Read-During-Write Mode中Don't Care输出模式的描述。
  • 在表：Initial Power-Up Values of Embedded Memory Blocks中添加了eSRAM输出寄存器和上电值。
文档版本 修订内容
2019.04.02 首次发布。
二级标题