英特尔Agilex® 7嵌入式存储器用户指南

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ID 683241
日期 4/10/2023
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1. 英特尔Agilex® 7嵌入式存储器概述 2. 英特尔Agilex® 7嵌入式存储器架构和特性 3. 英特尔Agilex® 7嵌入式存储器设计考量 4. 英特尔Agilex® 7嵌入式存储器IP参考 5. 英特尔Agilex® 7嵌入式存储器调试 6. 英特尔Agilex® 7嵌入式存储器用户指南存档 7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史
1. 英特尔Agilex® 7嵌入式存储器概述 x
1.1. 英特尔Agilex® 7嵌入式存储器特性
2. 英特尔Agilex® 7嵌入式存储器架构和特性 x
2.1. 英特尔Agilex® 7 M系列M20K模块中的Fabric Network-On-Chip（NoC） 2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) 2.3. 地址时钟使能支持 2.4. 异步清零和同步清零 2.5. 存储模块错误纠正编码(ECC)支持 2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 2.7. 英特尔Agilex® 7嵌入式存储器配置 2.8. Force-to-Zero（强制归零） 2.9. Coherent（一致性）读存储器 2.10. 冻结逻辑(Freeze logic) 2.11. 真双端口双时钟仿真器 2.12. 读和写地址寄存器的初始值 2.13. M20K模块中的时序/功耗优化功能 2.14. 英特尔Agilex® 7支持的嵌入式存储器IP
2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) x
2.2.1. 字节使能控制 2.2.2. 数据字节输出 2.2.3. 字节使能行为
2.5. 存储模块错误纠正编码(ECC)支持 x
2.5.1. 奇偶校验位 2.5.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.5.3. ECC Read-During-Write行为 2.5.4. 纠错码真值表
2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 x
2.6.1. 单一时钟模式（Single Clock Mode） 2.6.2. 读/写时钟模式(Read/Write Clock Mode) 2.6.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.6.4. 时钟模式下的异步/同步清零 2.6.5. 同步读/写中的输出读数据 2.6.6. 时钟模式下的独立时钟使能
2.7. 英特尔Agilex® 7嵌入式存储器配置 x
2.7.1. 混合宽度端口配置
2.9. Coherent（一致性）读存储器 x
2.9.1. 转发逻辑(Forwarding Logic)
3. 英特尔Agilex® 7嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 考虑并发读取行为 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入 3.7. 避免同时更改时钟信号和其他控制信号 3.8. 英特尔 Quartus Prime软件中针对存储器的高级设置 3.9. 考虑存储器深度设置 3.10. M20K嵌入式存储器块输入时钟质量要求
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. 英特尔Agilex® 7嵌入式存储器IP参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 4.2. eSRAM 英特尔Agilex® FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. 移位寄存器（基于RAM） Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 x
4.1.1. RAM和ROM Intel® FPGA IP的发布信息 4.1.2. RAM: 1-PORT Intel® FPGA IP参数 4.1.3. RAM: 2-PORT Intel® FPGA IP参数 4.1.4. RAM: 4-PORT Intel® FPGA IP参数 4.1.5. ROM: 1-PORT Intel® FPGA IP参数 4.1.6. ROM: 2-PORT Intel® FPGA IP参数 4.1.7. 手动更改参数设置 4.1.8. RAM和ROM接口信号
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM 英特尔Agilex® FPGA IP x
4.2.1. eSRAM 英特尔Agilex® FPGA IP的发布信息 4.2.2. eSRAM系统特性 4.2.3. eSRAM 英特尔Agilex® FPGA IP参数 4.2.4. eSRAM 英特尔Agilex® FPGA IP接口信号 4.2.5. eSRAM时序图
4.2.2. eSRAM系统特性 x
4.2.2.1. eSRAM规格
4.3. FIFO Intel® FPGA IP x
4.3.1. FIFO Intel® FPGA IP的发布信息 4.3.2. 配置方法 4.3.3. 规范 4.3.4. FIFO功能时序要求 4.3.5. SCFIFO ALMOST_EMPTY功能时序 4.3.6. FIFO输出状态标志和延迟 4.3.7. FIFO亚稳性保护及相关选项 4.3.8. FIFO同步清零和异步清零效果 4.3.9. SCFIFO和DCFIFO Show-Ahead模式 4.3.10. 不同的输入和输出宽度 4.3.11. DCFIFO时序约束设置 4.3.12. 手动例化的编码实例 4.3.13. 设计实例 4.3.14. 时钟域交叉处的格雷码（Gray-Code）计数器传输 4.3.15. 嵌入式存储器ECC功能指南 4.3.16. FIFO Intel® FPGA IP参数 4.3.17. 复位方案(reset scheme)
4.3.3. 规范 x
4.3.3.1. Verilog HDL原型开发（Verilog HDL Prototype） 4.3.3.2. VHDL组件声明 4.3.3.3. VHDL LIBRARY-USE声明 4.3.3.4. FIFO信号 4.3.3.5. FIFO参数设置
4.3.8. FIFO同步清零和异步清零效果 x
4.3.8.1. 编译DCFIFO时恢复和移除时序违规告警
4.3.11. DCFIFO时序约束设置 x
4.3.11.1. 嵌入式时序约束 4.3.11.2. 用户可配置的时序约束
4.3.11.2. 用户可配置的时序约束 x
4.3.11.2.1. SDC命令
4.4. 移位寄存器（基于RAM） Intel® FPGA IP x
4.4.1. 移位寄存器（基于RAM）的发布信息 Intel® FPGA IP 4.4.2. Shift Register（基于RAM） Intel® FPGA IP功能特征 4.4.3. Shift Register (基于RAM) Intel® FPGA IP常规描述 4.4.4. Shift Register (基于RAM) Intel® FPGA IP参数设置 4.4.5. 移位寄存器端口和参数设置
1. 英特尔Agilex® 7嵌入式存储器概述
2. 英特尔Agilex® 7嵌入式存储器架构和特性
3. 英特尔Agilex® 7嵌入式存储器设计考量
4. 英特尔Agilex® 7嵌入式存储器IP参考
5. 英特尔Agilex® 7嵌入式存储器调试
6. 英特尔Agilex® 7嵌入式存储器用户指南存档
7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史

1.1. 英特尔Agilex® 7嵌入式存储器特性

英特尔Agilex® 7器件包括如下类型的存储器模块：嵌入式SRAM (eSRAM)模块，M20K模块和存储器逻辑阵列模块(MLAB)。
表 1.   英特尔Agilex® 7嵌入式存储器和支持的器件变体
储存模块 描述 器件变体支持
eSRAM
  • 18.432 -Megabit (Mb) eSRAM模块
  • 高带宽和非常高随机事务处理率（RTR）片上存储块。
  • 每个模块由8个通道组成，每通道有32个bank。
  • 每个bank都可配置为1K深度和64位数据宽度。
  • 仅支持每个通道并发读写访问的简单双端口RAM
 仅适用于部分F系列和I系列器件。
M20K
  • 20-kilobit (Kb) M20K模块
  • 专用存储器资源块。
  • 非常适合更大的存储器阵列，同时提供大量独立端口。
 适用于所有F系列、I系列器件。
MLABs
  • 640-bit MLABs
  • 存储器模块由增强型两用逻辑阵列块 (LAB) 配置。
  • 适用于宽和浅的存储器阵列。
  • 针对数字信号处理 (DSP) 应用、宽和浅FIFO缓冲器以及滤波器延迟线的移位寄存器的实现进行了优化。
  • 每个MLAB由十个自适应逻辑模块（ALM）组成。

在 英特尔Agilex® 7器件中，MLAB中的每个ALM可配置成十个32×2模块。 英特尔Agilex® 7器件提供每MLAB一个32×20简单双端口SRAM模块。

英特尔Agilex® 7嵌入式存储器模块支持以下操作模式：
  • 单端口(Single-port)
  • 简单双端口(Simple dual-port)
  • 真双端口(True dual-port)
  • 简单四端口(Simple quad-port)
  • ROM
表 2.   英特尔Agilex® 7嵌入式存储器特性此表汇总了 英特尔Agilex® 7嵌入式存储器模块支持的特性。
特性 eSRAM M20K MLAB
最大操作频率 750 MHz
  • 1 GHz (简单双端口RAM模式)
  • 600 MHz (真双端口和简单四端口RAM模式)
 1 GHz
RAM总比特数(包括奇偶校验位) 18.432 Mb 20,480位 640位
字节使能 N/A 支持 支持
地址时钟使能

(地址停顿)

 N/A 支持(仅在简单双端口RAM模式下) 支持
简单双端口混合宽度 N/A 支持 N/A
FIFO缓冲器混合宽度 N/A 支持 N/A
存储器初始化文件(.mif) N/A 支持 支持
双时钟模式 N/A 支持(仅在简单双端口RAM模式下) 支持
全同步存储器 支持 支持 支持
异步存储器 N/A N/A 仅用于直通(flow-through)读存储器操作
上电状态 N/A 输出端口清零
  • 寄存的输出端口清零
  • 未寄存的输出端口读存储器内容
异步/同步清零 N/A
  • 输出寄存器和输出锁存器
  • 支持读地址寄存器上异步清零（仅在简单双端口和简单四端口模式下）
 输出寄存器和输出锁存器
写/读操作触发 时钟上升沿 时钟上升沿 时钟上升沿
相同端口read-during-write N/A 输出端口设置为New Data ，Old Data，或者Don't Care 输出端口设置为Don't Care
混合端口read-during-write 写转发功能(Write-forwarding feature)
  • ON = New Data
  • OFF = Don't Care
  • Simple Dual Port RAM：输出端口设置为Old Data或者Don't Care
  • True Dual Port RAM：输出端口设置为Don't Care
  • Simple Quad Port：输出端口设置为new_a_old_b
输出端口设置为New Data，Old Data或者Don't Care
Error Correction Code（ECC）纠错码支持
  • 内置支持x64倍宽简单双端口模式
  • 内置支持×32倍宽简单双端口模式
  • 奇偶校验位

N/A
Force-to-Zero（强制归零） N/A 支持 N/A
相干的读存储器 N/A 支持 N/A
冻结逻辑(freeze logic) N/A 支持 N/A
真双端口（TDP）双时钟仿真器 N/A 支持 N/A
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