英特尔Agilex® 7嵌入式存储器用户指南

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ID 683241
日期 4/10/2023
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1. 英特尔Agilex® 7嵌入式存储器概述 2. 英特尔Agilex® 7嵌入式存储器架构和特性 3. 英特尔Agilex® 7嵌入式存储器设计考量 4. 英特尔Agilex® 7嵌入式存储器IP参考 5. 英特尔Agilex® 7嵌入式存储器调试 6. 英特尔Agilex® 7嵌入式存储器用户指南存档 7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史
1. 英特尔Agilex® 7嵌入式存储器概述 x
1.1. 英特尔Agilex® 7嵌入式存储器特性
2. 英特尔Agilex® 7嵌入式存储器架构和特性 x
2.1. 英特尔Agilex® 7 M系列M20K模块中的Fabric Network-On-Chip（NoC） 2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) 2.3. 地址时钟使能支持 2.4. 异步清零和同步清零 2.5. 存储模块错误纠正编码(ECC)支持 2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 2.7. 英特尔Agilex® 7嵌入式存储器配置 2.8. Force-to-Zero（强制归零） 2.9. Coherent（一致性）读存储器 2.10. 冻结逻辑(Freeze logic) 2.11. 真双端口双时钟仿真器 2.12. 读和写地址寄存器的初始值 2.13. M20K模块中的时序/功耗优化功能 2.14. 英特尔Agilex® 7支持的嵌入式存储器IP
2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) x
2.2.1. 字节使能控制 2.2.2. 数据字节输出 2.2.3. 字节使能行为
2.5. 存储模块错误纠正编码(ECC)支持 x
2.5.1. 奇偶校验位 2.5.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.5.3. ECC Read-During-Write行为 2.5.4. 纠错码真值表
2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 x
2.6.1. 单一时钟模式（Single Clock Mode） 2.6.2. 读/写时钟模式(Read/Write Clock Mode) 2.6.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.6.4. 时钟模式下的异步/同步清零 2.6.5. 同步读/写中的输出读数据 2.6.6. 时钟模式下的独立时钟使能
2.7. 英特尔Agilex® 7嵌入式存储器配置 x
2.7.1. 混合宽度端口配置
2.9. Coherent（一致性）读存储器 x
2.9.1. 转发逻辑(Forwarding Logic)
3. 英特尔Agilex® 7嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 考虑并发读取行为 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入 3.7. 避免同时更改时钟信号和其他控制信号 3.8. 英特尔 Quartus Prime软件中针对存储器的高级设置 3.9. 考虑存储器深度设置 3.10. M20K嵌入式存储器块输入时钟质量要求
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. 英特尔Agilex® 7嵌入式存储器IP参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 4.2. eSRAM 英特尔Agilex® FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. 移位寄存器（基于RAM） Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 x
4.1.1. RAM和ROM Intel® FPGA IP的发布信息 4.1.2. RAM: 1-PORT Intel® FPGA IP参数 4.1.3. RAM: 2-PORT Intel® FPGA IP参数 4.1.4. RAM: 4-PORT Intel® FPGA IP参数 4.1.5. ROM: 1-PORT Intel® FPGA IP参数 4.1.6. ROM: 2-PORT Intel® FPGA IP参数 4.1.7. 手动更改参数设置 4.1.8. RAM和ROM接口信号
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM 英特尔Agilex® FPGA IP x
4.2.1. eSRAM 英特尔Agilex® FPGA IP的发布信息 4.2.2. eSRAM系统特性 4.2.3. eSRAM 英特尔Agilex® FPGA IP参数 4.2.4. eSRAM 英特尔Agilex® FPGA IP接口信号 4.2.5. eSRAM时序图
4.2.2. eSRAM系统特性 x
4.2.2.1. eSRAM规格
4.3. FIFO Intel® FPGA IP x
4.3.1. FIFO Intel® FPGA IP的发布信息 4.3.2. 配置方法 4.3.3. 规范 4.3.4. FIFO功能时序要求 4.3.5. SCFIFO ALMOST_EMPTY功能时序 4.3.6. FIFO输出状态标志和延迟 4.3.7. FIFO亚稳性保护及相关选项 4.3.8. FIFO同步清零和异步清零效果 4.3.9. SCFIFO和DCFIFO Show-Ahead模式 4.3.10. 不同的输入和输出宽度 4.3.11. DCFIFO时序约束设置 4.3.12. 手动例化的编码实例 4.3.13. 设计实例 4.3.14. 时钟域交叉处的格雷码（Gray-Code）计数器传输 4.3.15. 嵌入式存储器ECC功能指南 4.3.16. FIFO Intel® FPGA IP参数 4.3.17. 复位方案(reset scheme)
4.3.3. 规范 x
4.3.3.1. Verilog HDL原型开发（Verilog HDL Prototype） 4.3.3.2. VHDL组件声明 4.3.3.3. VHDL LIBRARY-USE声明 4.3.3.4. FIFO信号 4.3.3.5. FIFO参数设置
4.3.8. FIFO同步清零和异步清零效果 x
4.3.8.1. 编译DCFIFO时恢复和移除时序违规告警
4.3.11. DCFIFO时序约束设置 x
4.3.11.1. 嵌入式时序约束 4.3.11.2. 用户可配置的时序约束
4.3.11.2. 用户可配置的时序约束 x
4.3.11.2.1. SDC命令
4.4. 移位寄存器（基于RAM） Intel® FPGA IP x
4.4.1. 移位寄存器（基于RAM）的发布信息 Intel® FPGA IP 4.4.2. Shift Register（基于RAM） Intel® FPGA IP功能特征 4.4.3. Shift Register (基于RAM) Intel® FPGA IP常规描述 4.4.4. Shift Register (基于RAM) Intel® FPGA IP参数设置 4.4.5. 移位寄存器端口和参数设置
1. 英特尔Agilex® 7嵌入式存储器概述
2. 英特尔Agilex® 7嵌入式存储器架构和特性
3. 英特尔Agilex® 7嵌入式存储器设计考量
4. 英特尔Agilex® 7嵌入式存储器IP参考
5. 英特尔Agilex® 7嵌入式存储器调试
6. 英特尔Agilex® 7嵌入式存储器用户指南存档
7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史

4.3.16. FIFO Intel® FPGA IP参数

表 55.  FIFO Intel® FPGA IP参数描述此表列出了FIFO Intel® FPGA IP核的参数。
参数 合法值 描述
Parameter Settings: Width, Clk, Synchronization
How wide should the FIFO be? — 指定数据和q端口的宽度。
How deep should the FIFO be? Note: You could enter arbitrary values for width 4, 8, 16, 32, 64, 128, 256, 512, 1024, 2048, 4096, 8192, 16384, 32768, 65536和131072 指定FIFO的深度，并且始终为2的幂。
Do you want a common clock for reading and writing the FIFO?
  • Yes, synchronize both reading and writing to 'clock'. Create one set of full/empty control signals.
  • No, synchronize reading and writing to 'rdclk' and 'wrclk', respectively. Create a set of full/empty control signals for each clock.
—
Parameter Settings: SCFIFO Options
Would you like to disable any circuitry protection?
  • full
  • empty
  • usedw[] (FIFO中的字数)。

    注释：可使用MSB生成一个半满标志。

  • almost full becomes true when usedw[] is greater than or equal to
  • almost empty becomes true when usedw[] is less than
  • Asynchronous clear
  • Synchronous clear(刷新FIFO)
 On/Off —
Parameter Settings: DCFIFO 1
当您选择No, synchronize reading and writing to 'rdclk' and 'wrclk', respectively. Create a set of full/empty control signals for each clock.时，可用的选项如下：

总延迟、时钟同步、亚稳态保护、区域和fmax选项必须成组进行设置。总延迟是两个写时钟上升沿和以下选择的读时钟数量的总和。

Which option(s) is most important to the DCFIFO? (Read clk sync stages, metastability protection, area, fmax)

Which type of optimization do you want?
  • Minimal setting for unsynchronized clocks. 2 sync stages, good metastability, medium size, good fmax.
  • Best metastability protection, best fmax, unsynchronized clocks. 3 or more sync stages, best metastability protection, largest size, best fmax.
指定总延迟，时钟同步，亚稳态保护，面积和fmax。
  • Minimal setting for unsynchronized clocks—此选项使用两个具有良好亚稳态保护的同步阶段。它使用中等尺寸并提供良好的fMAX。
  • Best metastability protection, best fmax, unsynchronized clocks—此选项使用具有最好的亚稳态保护的三个或更多同步阶段。它使用最大尺寸并提供最好的fMAX。
更多选项 当您选择Best metastability protection, best fmax, unsynchronized clock，以下选项可用：
  • How many sync stages?
 3, 4, 5, 6, 7, 8和9 指定同步阶段数。
时序约束
  • Generate SDC file and disable embedded timing constraint
 On/Off 根据正确的时序约束生成一个SDC文件。嵌入式set_false_path assignment被禁用。新的时序约束包括set_net_delay，set_max_skew，set_min_delay和set_max_delay。关于时序约束使用的详细信息，请参考用户指南。
Parameter Settings: DCFIFO 2
当您选择 No, synchronize reading and writing to 'rdclk' and 'wrclk', respectively. Create a set of full/empty control signals for each clock.，可用选项如下：

Which optional output control signals do you want?

usedw[] is the number of words in the FIFO.

 On/Off —
读取侧
  • full
  • empty
  • usedw[]

注释：这些信号同步到'rdclk'。

 —
写入侧
  • full
  • empty
  • usedw[]

注释：这些信号同步到'wrclk'。

 —
更多选项
  • Add an extra MSB to usedw port(s). 注释：您可以使用MSB生成一个half-full flag（半满标志）。
  • Asynchronous clear
  • Add circuit to synchronize 'aclr' input with 'wrclk'
  • Add circuit to synchronize 'aclr' input with 'rdclk'
 On/Off —
Parameter Settings: Rdreq Option, Blk Type
Which kind of read access do you want with the 'rdreq' signal?
  • Normal FIFO mode.
  • Show-ahead synchronous FIFO mode.
指定FIFO处于Legacy模式还是Show-ahead模式。
  • Normal FIFO mode—在'rdreq’置位后，数据可用。'rdreq'充当读请求。
  • Show-ahead synchronous FIFO mode—'rdreq'置位前，数据可用。'rdreq'用作读确认（read acknowledge）。注释：此模式会导致性能损失
What should the memory block type be?
  • Auto
  • MLAB
  • M20K
  • M144K
指定存储器模块类型。可选择的存储器模块类型取决于您的目标器件。
Set the maximum block depth to: Auto, 32, 64, 128, 256, 512, 1024, 2048, 4096, 8192, 16384, 32768, 65536和131072 以字为单位指定最大模块深度
Reduce RAM usage (decreases speed and increases number of Les). Available if data width is divisible by 9. On/Off —
Parameter Settings: Optimization, Circuitry Protection
Would you like to register the output to maximize performance but use more area?
  • Yes (best speed)
  • No (smallest area)
指定是否寄存RAM输出。
Implement FIFO storage with logic cells only, even if the device contains memory blocks. On/Off 指定是否仅使用逻辑单元来实现FIFO存储。
您是否需要禁用任何电路保护（溢出检查和下溢检查）？
如果不需要，可以禁用上溢和下溢检查以提高性能。
  • Disable overflow checking. Writing to a full FIFO corrupts contents.
  • Disable underflow checking. Reading from an empty FIFO corrupts contents
 On/Off 指定是否对上溢禁用任何电路保护
您是否需要启用ECC？
  • Enable error checking and correcting (ECC)
 On/Off 指定是否使能错误检查和纠正功能。
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