英特尔Agilex® 7嵌入式存储器用户指南

下载 PDF
ID 683241
日期 4/10/2023
Public
文档目录
文档目录 x
1. 英特尔Agilex® 7嵌入式存储器概述 2. 英特尔Agilex® 7嵌入式存储器架构和特性 3. 英特尔Agilex® 7嵌入式存储器设计考量 4. 英特尔Agilex® 7嵌入式存储器IP参考 5. 英特尔Agilex® 7嵌入式存储器调试 6. 英特尔Agilex® 7嵌入式存储器用户指南存档 7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史
1. 英特尔Agilex® 7嵌入式存储器概述 x
1.1. 英特尔Agilex® 7嵌入式存储器特性
2. 英特尔Agilex® 7嵌入式存储器架构和特性 x
2.1. 英特尔Agilex® 7 M系列M20K模块中的Fabric Network-On-Chip（NoC） 2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) 2.3. 地址时钟使能支持 2.4. 异步清零和同步清零 2.5. 存储模块错误纠正编码(ECC)支持 2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 2.7. 英特尔Agilex® 7嵌入式存储器配置 2.8. Force-to-Zero（强制归零） 2.9. Coherent（一致性）读存储器 2.10. 冻结逻辑(Freeze logic) 2.11. 真双端口双时钟仿真器 2.12. 读和写地址寄存器的初始值 2.13. M20K模块中的时序/功耗优化功能 2.14. 英特尔Agilex® 7支持的嵌入式存储器IP
2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) x
2.2.1. 字节使能控制 2.2.2. 数据字节输出 2.2.3. 字节使能行为
2.5. 存储模块错误纠正编码(ECC)支持 x
2.5.1. 奇偶校验位 2.5.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.5.3. ECC Read-During-Write行为 2.5.4. 纠错码真值表
2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 x
2.6.1. 单一时钟模式（Single Clock Mode） 2.6.2. 读/写时钟模式(Read/Write Clock Mode) 2.6.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.6.4. 时钟模式下的异步/同步清零 2.6.5. 同步读/写中的输出读数据 2.6.6. 时钟模式下的独立时钟使能
2.7. 英特尔Agilex® 7嵌入式存储器配置 x
2.7.1. 混合宽度端口配置
2.9. Coherent（一致性）读存储器 x
2.9.1. 转发逻辑(Forwarding Logic)
3. 英特尔Agilex® 7嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 考虑并发读取行为 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入 3.7. 避免同时更改时钟信号和其他控制信号 3.8. 英特尔 Quartus Prime软件中针对存储器的高级设置 3.9. 考虑存储器深度设置 3.10. M20K嵌入式存储器块输入时钟质量要求
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. 英特尔Agilex® 7嵌入式存储器IP参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 4.2. eSRAM 英特尔Agilex® FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. 移位寄存器（基于RAM） Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 x
4.1.1. RAM和ROM Intel® FPGA IP的发布信息 4.1.2. RAM: 1-PORT Intel® FPGA IP参数 4.1.3. RAM: 2-PORT Intel® FPGA IP参数 4.1.4. RAM: 4-PORT Intel® FPGA IP参数 4.1.5. ROM: 1-PORT Intel® FPGA IP参数 4.1.6. ROM: 2-PORT Intel® FPGA IP参数 4.1.7. 手动更改参数设置 4.1.8. RAM和ROM接口信号
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM 英特尔Agilex® FPGA IP x
4.2.1. eSRAM 英特尔Agilex® FPGA IP的发布信息 4.2.2. eSRAM系统特性 4.2.3. eSRAM 英特尔Agilex® FPGA IP参数 4.2.4. eSRAM 英特尔Agilex® FPGA IP接口信号 4.2.5. eSRAM时序图
4.2.2. eSRAM系统特性 x
4.2.2.1. eSRAM规格
4.3. FIFO Intel® FPGA IP x
4.3.1. FIFO Intel® FPGA IP的发布信息 4.3.2. 配置方法 4.3.3. 规范 4.3.4. FIFO功能时序要求 4.3.5. SCFIFO ALMOST_EMPTY功能时序 4.3.6. FIFO输出状态标志和延迟 4.3.7. FIFO亚稳性保护及相关选项 4.3.8. FIFO同步清零和异步清零效果 4.3.9. SCFIFO和DCFIFO Show-Ahead模式 4.3.10. 不同的输入和输出宽度 4.3.11. DCFIFO时序约束设置 4.3.12. 手动例化的编码实例 4.3.13. 设计实例 4.3.14. 时钟域交叉处的格雷码（Gray-Code）计数器传输 4.3.15. 嵌入式存储器ECC功能指南 4.3.16. FIFO Intel® FPGA IP参数 4.3.17. 复位方案(reset scheme)
4.3.3. 规范 x
4.3.3.1. Verilog HDL原型开发（Verilog HDL Prototype） 4.3.3.2. VHDL组件声明 4.3.3.3. VHDL LIBRARY-USE声明 4.3.3.4. FIFO信号 4.3.3.5. FIFO参数设置
4.3.8. FIFO同步清零和异步清零效果 x
4.3.8.1. 编译DCFIFO时恢复和移除时序违规告警
4.3.11. DCFIFO时序约束设置 x
4.3.11.1. 嵌入式时序约束 4.3.11.2. 用户可配置的时序约束
4.3.11.2. 用户可配置的时序约束 x
4.3.11.2.1. SDC命令
4.4. 移位寄存器（基于RAM） Intel® FPGA IP x
4.4.1. 移位寄存器（基于RAM）的发布信息 Intel® FPGA IP 4.4.2. Shift Register（基于RAM） Intel® FPGA IP功能特征 4.4.3. Shift Register (基于RAM) Intel® FPGA IP常规描述 4.4.4. Shift Register (基于RAM) Intel® FPGA IP参数设置 4.4.5. 移位寄存器端口和参数设置
1. 英特尔Agilex® 7嵌入式存储器概述
2. 英特尔Agilex® 7嵌入式存储器架构和特性
3. 英特尔Agilex® 7嵌入式存储器设计考量
4. 英特尔Agilex® 7嵌入式存储器IP参考
5. 英特尔Agilex® 7嵌入式存储器调试
6. 英特尔Agilex® 7嵌入式存储器用户指南存档
7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史

4.1.8. RAM和ROM接口信号

表 30.   英特尔Agilex® 7 RAM和ROM IP的接口信号
信号 方向 是否需要 描述
data_a 输入 可选 存储器端口A的数据输入。

data_a端口需要用于所有RAM操作模式：

  • SINGLE_PORT
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
address_a 输入 是 存储器端口A的地址输入。

address_a信号需要用于所有操作模式。

address2_a 输入 是

(用于简单四端口)

 存储器端口A的读地址输入。

如果operation_mode参数被设置成QUAD_PORT，就需要address2_a信号。

wren_a 输入 可选 address_a端口的写使能输入。

wren_a信号需要用于所有RAM操作模式：

  • SINGLE_PORT
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
rden_a 输入 可选 address_a端口的读使能输入。是否支持rden_a信号取决于您选择的存储器模式和存储器模块。
byteena_a 输入 可选 字节使能输入以屏蔽data_a端口，从而只写入数据的特定字节，半字节或比特。

如下条件下不支持byteena_a端口：

  • 如果implement_in_les参数设置成ON
  • 如果operation_mode参数设置成ROM
addressstall_a 输入 可选 如果addressstall_a端口为高电平，地址时钟使能输入保持address_a端口的之前地址。
q_a 输出 是 存储器端口A的数据输出。

如果operation_mode参数被设置成以下值中的任意一个，就需要q_a端口：

  • SINGLE_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
  • ROM
q_a端口的宽度必须等于data_a端口的宽度。
data_b 输入 可选 存储器端口B的数据输入。

如果operation_mode参数被设置成BIDIR_DUAL_PORT 和QUAD_PORT ，则需要data_b端口。

address_b 输入 可选 存储器端口B的地址输入。

如果operation_mode参数被设置成以下值，就需要address_b端口：

  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
address2_b 输入 是

(用于简单四端口)

 存储器端口B的读地址输入。

如果operation_mode参数被设置成QUAD_PORT，就需要address2_b信号。

wren_b 输入 是 address_b端口的写使能输入。

如果operation_mode设置为BIDIR_DUAL_PORT 和QUAD_PORT ，就需要wren_b端口。

rden_b 输入 可选 address_b端口的读使能输入。是否支持rden_b端口取决于您选择的存储器模式和存储器模块。
byteena_b 输入 可选 字节使能输入以屏蔽data_b端口，从而只写入数据的特定字节，半字节或比特。如下条件下不支持

byteena_a端口：

  • 如果implement_in_les parameter设置为ON
  • 如果operation_mode parameter设置为SINGLE_PORT，DUAL_PORT或ROM
q_b 输出 是 存储器端口B的数据输出。如果operation_mode参数被设置成以下值，就需要q_b端口：
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT

q_b端口的宽度必须等于data_b端口的宽度。

clock0 输入 是 以下描述了必须连接到clock0端口的存储器时钟，以及不同时钟模式下的端口同步：
  • Single clock: 将您的单一源时钟连接到clock0端口。所有寄存的端口都由相同源时钟同步。
  • Read/Write：将您的写时钟连接到clock0端口。与写操作相关的所有寄存的端口（例如，data_a端口、address_a端口、wren_a端口和byteena_a端口）都由写时钟同步。
  • Input/Output：将您的输入时钟连接到clock0端口。所有寄存的输入端口都由输入时钟同步。
  • Independent clock：将您的端口A时钟连接到clock0端口。端口A的所有寄存的输入和输出端口都由端口A时钟同步。
clock1 输入 可选 以下描述了必须连接到clock1端口的存储器时钟，以及不同时钟模式下的端口同步：
  • Single clock：不适用。所有寄存的端口都由clock0端口同步。
  • Read/Write: 将读时钟连接到clock1端口。所有与读操作相关联的寄存端口(例如address_b和rden_b端口)都被读时钟同步。
  • Input Output: 将您的输出时钟连接到clock1端口。所有寄存的输出端口都被输出时钟同步。
  • Independent clock：将您的端口B时钟连接到clock1端口。端口B的所有寄存的输入和输出端口都被端口B时钟同步。
clocken0 输入 可选 clock0端口的时钟使能输入。
clocken1 输入 可选 clock1端口的时钟使能输入。
eccstatus 输出 可选 一个比特宽的纠错状态端口。表示从存储器读取的数据是否有纠正的单比特错误，无纠正的致命错误，或者没有出现错误比特。

如果满足下列全部条件，则支持eccstatus端口：

  • operation_mode参数设置成DUAL_PORT
  • ram_block_type参数设置成M20K
  • width_a和width_b参数的值相同
  • 未使用字节使能
eccencbypass 输入 可选 此信号有效时，用户能够通过eccencparity端口注入奇偶校验翻转位。此信号无效时，使用内部ecc编码器生成的奇偶校验翻转位。仅当enable_ecc_encoder_bypass设置成“TRUE”时才能使用此端口。
eccencparity 输入 可选 当eccencbypass有效时，用户能够通过eccencparity端口注入8-bit奇偶校验翻转位。仅当enable_ecc_encoder_bypass设置成“TRUE”时才能使用此端口。
data 输入 是 存储器的数据输入。需要数据端口，并且其宽度必须等于q端口的宽度。
wraddress 输入 是 将地址输入写入存储器
wren 输入 是 wraddress端口的写使能输入。需要wren端口。
rdaddress 输入 是 读取存储器的地址输入。
rden 输入 可选 读取rdaddress端口的使能输入。
byteena 输入 可选 屏蔽数据端口的字节使能输入，从而只写入数据的特定字节，半字节或比特。当ram_block_type参数设置成MLAB时， 英特尔Agilex® 7器件中支持此字节使能输入。
wraddressstall 输入 可选 只要wraddressstall端口为高电平，写地址时钟使能输入就会一直保持wraddress端口先前的写地址。
rdaddressstall 输入 可选 只要rdaddressstall端口为高电平，读地址时钟使能输入就会保持rdaddress端口的之前读地址。
q 输出 是 存储器的数据输出。
inclock 输入 是 以下内容描述了必须连接到inclock端口的存储器时钟，以及不同时钟模式下的端口同步：
  • Single clock：将您的单一源时钟连接到inclock端口和outclock端口。所有寄存的端口都由相同源时钟同步。
  • Read/Write：将您的写时钟连接到inclock端口。与写操作相关的所有寄存的端口(例如，data端口、wraddress端口、wren端口和byteena端口)都由写时钟同步。
  • Input/Output：将您的输入时钟连接到inclock端口。所有寄存的输入端口都由输入时钟同步。
outclock 输入 是 以下描述了必须连接到outclock端口的存储器时钟，以及不同时钟模式下的端口同步：
  • Single clock：将您的单一源时钟连接到inclock端口和outclock端口。所有寄存的端口都被相同源时钟同步。
  • Read/Write：将读时钟连接到outclock端口。与读操作相关的所有寄存的端口(例如rdaddress和rdren端口)都被读时钟同步。
  • Input/Output：将您的输出时钟连接到outclock端口。寄存的q端口由输出时钟同步。
inclocken 输入 可选 inclock端口的时钟使能输入。
outclocken 输入 可选 outclock端口的时钟使能输入。
aclr 输入 可选 异步清零输出端口。寄存端口上的异步清零效果可通过它们对应的清零参数(例如，outdata_aclr_a和outdata_aclr_b)来控制。
sclr 输入 可选 同步清零输出端口。寄存端口上的同步清零效果可通过它们对应的参数(例如，outdata_sclr_a和outdata_sclr_b)来控制。
注： 运行嵌入式存储器仿真模型时，必须确保不要提供“X”或者dont_care作为仿真模型的输入。提供“X”或者don’t_care可能会导致仿真中的意外行为。
二级标题