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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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1.1.3. LAB控制信号
每个LAB均包含将控制信号驱动到其ALM中的专用逻辑,以及两个独特的时钟源和三个时钟使能信号。
LAB控制块使用两个时钟源和三个时钟使能信号最多生成三个时钟。反向时钟源被视为单独的时钟源。每个时钟和时钟使能信号相互关联。
解除时钟使能信号置位会关闭相应全LAB的时钟。
图 4. Cyclone® V 器件的全LAB控制信号下图显示为LAB中的时钟源和时钟使能信号。