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5.1. Cyclone® V器件中每个封装的I/O资源
5.2. Cyclone® V器件的I/O纵向移植
5.3. Cyclone® V器件中的I/O标准支持
5.4. Cyclone® V器件的I/O设计指南
5.5. Cyclone® V器件中I/O Bank的位置
5.6. Cyclone® V器件中的I/O Bank组
5.7. Cyclone® V器件中的I/O单元结构
5.8. Cyclone® V器件中的可编程IOE特性
5.9. Cyclone® V器件中的片上I/O匹配
5.10. Cyclone® V器件的外部I/O匹配
5.11. 专用高速电路
5.12. Cyclone® V器件中的差分发送器
5.13. Cyclone® V器件中的差分接收器
5.14. 源同步时序预算
5.15. Cyclone® V器件中的I/O特性修订历史
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5.4.3.3. Altera_PLL和ALTLVDS之间的连接
图 76. 使用Altera_PLL IP核的LVDS接口该图显示了Altera_PLL与ALTLVDS IP核之间的连接。
生成Altera_PLL IP核时,配置Left/Right PLL选项,以便在LVDS模式中设置PLL。可选择例化pll_areset。
未使用rx_enable和rx_inclock输入端口,并可保持悬空。