F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南

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ID 720998
日期 4/01/2024
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1. 引言 2. 接口概述 3. 参数 4. 使用IP Core进行设计 5. 模块描述 6. 配置寄存器概述 7. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南归档 8. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南的文档修订历史
1. 引言 x
1.1. IP内核概述 1.2. 发布信息 1.3. 器件系列支持 1.4. 器件速度等级支持 1.5. 资源使用 1.6. 相关文档
1.1. IP内核概述 x
1.1.1. 重配置组(Reconfiguration Group) 1.1.2. 基本设置文件(Base Profile) 1.1.3. 次级设置文件(Secondary Profile) 1.1.4. 启动设置文件(Startup Profile) 1.1.5. 受支持的重配置组
2. 接口概述 x
2.1. 时钟信号 2.2. 复位信号 2.3. TX和RX并行和串行信号 2.4. 自定义节奏(Custom Cadence)控制和状态信号 2.5. TX和RX PMA状态信号 2.6. RS-FEC信号 2.7. TX和RX PMA FIFO信号 2.8. PMA Avalon存储器映射信号 2.9. Datapath Avalon存储器映射信号
3. 参数 x
3.1. 动态重配置QSF设置 3.2. 用于不同的重配置设置文件的QSF设置 3.3. 生成IP-XACT文件
3.2. 用于不同的重配置设置文件的QSF设置 x
3.2.1. 旁路RX适应 (RX Adaptation) QSF设置
4. 使用IP Core进行设计 x
4.1. Intel® FPGA IP core的安装和许可 4.2. 指定IP Core参数和选项 4.3. 生成的文件结构 4.4. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core
4.1. Intel® FPGA IP core的安装和许可 x
4.1.1. Intel® FPGA IP Evaluation Mode
4.2. 指定IP Core参数和选项 x
4.2.1. 用于IP设计的参考和系统PLL时钟
4.4. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core x
4.4.1. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core的步骤
6. 配置寄存器概述 x
6.1. 控制动态重配置的重配置软核CSR寄存器 6.2. 配置寄存器
6.2. 配置寄存器 x
6.2.1. F-Tile PMA/FEC Direct PHY Intel FPGA IP Core软核CSR寄存器 6.2.2. F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core软核CSR寄存器
6.2.1. F-Tile PMA/FEC Direct PHY Intel FPGA IP Core软核CSR寄存器 x
6.2.1.1. 控制带分段的重配置软核CSR
1. 引言
2. 接口概述
3. 参数
4. 使用IP Core进行设计
5. 模块描述
6. 配置寄存器概述
7. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南归档
8. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南的文档修订历史

2.5. TX和RX PMA状态信号

下表描述了作为F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP的一部分的TX和RX PMA状态信号。

表 11.  TX PMA状态信号请参考定义端口和信号参考中接口端口的比特的变量来了解关于变量的定义。
信号名称 时钟域/复位 方向 说明
fgt_tx_beacon[N-1:0] 异步 输入

1'b1：使能SATA信标信号。

1'b0：禁止SATA信标信号。

tx_pll_locked[N-1:0] 异步 输出 TX通道PLL锁定信号，用于FGT和FHT参考快速/中速或慢速PLL的PPM阈值状态信号内的时钟。1'b1 = 锁定。1'b0 = 未锁定。
表 12.  RX PMA状态信号
信号名称 时钟域/复位 方向 说明
fgt_rx_signal_detect[N-1:0] 异步 输出 FGT RX信号检测指示器。
fgt_rx_signal_detect_lfps[N-1:0] 异步 输出

指示SATA低频周期信号(LFPS)信号检测。
rx_is_lockedtoref[N-1:0] 异步 输出 CDR锁定状态信号。
  • 1’b1 – CDR是PPM阈值内锁定到参考时钟的频率。
  • 1’b0 – CDR不是PPM阈值内锁定的频率。仅应用于FGT PMA

当lockedtodata保持在高电平时，lockedtoref信号状态是无关紧要的。

rx_is_lockedtodata[N-1:0] 异步 输出 RX CDR数据锁定状态信号。
  • 1’b0: CDR没有锁定到数据。
  • 1’b1: CDR锁定到数据。应用于FGT和FHT PMA。

置位时，表明CDR处于locked-to-data模式。当连续置位，并且不在置位和置低之间切换时，您就可以确认CDR已锁定到数据了。
fgt_rx_set_locktoref[N-1:0] 异步 输入

1'b1：保持CDR处于lock to reference模式。

1'b0：保持CDR处于auto模式。

fgt_rx_cdr_freeze[N-1: 0] 异步 输入 此端口用于在GPON中冻结非活动时隙期间的CDR锁定状态。
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